1.1集成電路發(fā)展概況1.2集成電路的設(shè)計(jì)特點(diǎn)和方法1.3集成電路設(shè)計(jì)流程簡介1.4EDA工具介紹習(xí)題第1章集成電路設(shè)計(jì)概論

集成電路(IC，IntegratedCircuit)的出現(xiàn)對人類的生產(chǎn)和生活都產(chǎn)生了巨大的影響，在過去幾十年中其發(fā)展非常迅速。集成電路在一片小小的芯片上集成了具有一定功能的電路，隨著技術(shù)的發(fā)展，芯片的面積越來越小，其功耗和制造成本越來越低，而集成度和性能則越來越高。1.1集成電路發(fā)展概況設(shè)計(jì)IC芯片的最初目的就是為了減小計(jì)算機(jī)的體積。1945年，美國生產(chǎn)出了第一臺全自動電子數(shù)字計(jì)算機(jī)“埃尼阿克”(ENIAC，ElectronicNumericalIntegratorandCalculator，電子數(shù)字積分器和計(jì)算器)。它采用電子管作為計(jì)算機(jī)的基本元件，每秒可進(jìn)行5000次加減運(yùn)算，體積為3000立方英尺(1立方英尺=0.028317立方米)，占地170平方米，重量30噸，耗電140～150千瓦。如今，在集成電路技術(shù)的推動下，個人電腦的體積變得越來越小，其運(yùn)行速度和功能在過去看來是不可想象的。集成電路的分類方法非常多，如果按照應(yīng)用領(lǐng)域來分，可以分為通用集成電路和專用集成電路；如果按照電路的功能來進(jìn)行分類，可以分為數(shù)字集成電路、模擬集成電路和數(shù)?；旌霞呻娐?；如果按照器件結(jié)構(gòu)類型來分，可以分為MOS集成電路、雙極型集成電路和BiMOS集成電路；如果按照集成電路的集成度來分，可以分為小規(guī)模集成電路(SSI，SmallScaleIntegration)、中規(guī)模集成電路(MSI，MediumScaleIntegration)、大規(guī)模集成電路(LSI，LargeScaleIntegration)、超大規(guī)模集成電路(VLSI，VeryLargeScaleIntegration)、特大規(guī)模集成電路(ULSI，UltraLargeScaleIntegration)和巨大規(guī)模集成電路(GSI，GiantScaleIntegration)。當(dāng)前集成電路設(shè)計(jì)的主要特征如下：

(1)主流工藝是0.18μmCMOS工藝，90nm工藝也基本成熟。

(2)電路功能設(shè)計(jì)已進(jìn)入片上系統(tǒng)(SOC，SystemOnChip)時代，知識產(chǎn)權(quán)模塊(IP核)產(chǎn)品化。

(3)集成電路的設(shè)計(jì)與制造分離，芯片生產(chǎn)廠家提供模型或標(biāo)準(zhǔn)單元庫，設(shè)計(jì)公司負(fù)責(zé)電路功能設(shè)計(jì)。

(4)設(shè)計(jì)方法越來越依賴于EDA工具。1.2.1集成電路的設(shè)計(jì)特點(diǎn)

設(shè)計(jì)集成電路時除了關(guān)心其功能、性能之外，設(shè)計(jì)成本和設(shè)計(jì)周期也應(yīng)該特別考慮。在進(jìn)行設(shè)計(jì)的時候要正確進(jìn)行功能配置，并設(shè)計(jì)合理的邏輯電路來實(shí)現(xiàn)其功能。集成電路的成本與芯片的面積有著密切的關(guān)系，芯片面積的增加會導(dǎo)致成本的提高。另外，設(shè)計(jì)周期與市場有著密切的聯(lián)系，一個集成電路芯片要在市場搶得先機(jī)，就要盡量縮短設(shè)計(jì)周期。1.2集成電路的設(shè)計(jì)特點(diǎn)和方法集成電路是數(shù)量巨大的晶體管的集合，因此其設(shè)計(jì)不同于分立元件電路的設(shè)計(jì)，有其自身的特點(diǎn)。

(1)集成電路要采用分層設(shè)計(jì)和模塊化設(shè)計(jì)相結(jié)合的設(shè)計(jì)方法。集成電路設(shè)計(jì)的最終結(jié)果是設(shè)計(jì)出能實(shí)現(xiàn)既定功能的掩膜版圖。在一個芯片上集成了成千上百甚至幾十萬、幾百萬、上億個晶體管，要在一個層次上實(shí)現(xiàn)這些晶體管的版圖及其互連是不可能的，因此在集成電路設(shè)計(jì)中，通常采用分層設(shè)計(jì)和模塊化設(shè)計(jì)相結(jié)合的設(shè)計(jì)方法。所謂分層設(shè)計(jì)，是指將集成電路的設(shè)計(jì)分為五個設(shè)計(jì)層次，即行為級設(shè)計(jì)、RTL級設(shè)計(jì)、門級設(shè)計(jì)、晶體管級設(shè)計(jì)和版圖級設(shè)計(jì)。行為級設(shè)計(jì)是指用高級語言來建立行為模型，即用高級語言來實(shí)現(xiàn)設(shè)計(jì)的算法。RTL級設(shè)計(jì)是指描述寄存器之間數(shù)據(jù)的流動及數(shù)據(jù)的處理方法。門級設(shè)計(jì)是指設(shè)計(jì)邏輯門及其互連方式。晶體管級設(shè)計(jì)是指將邏輯門進(jìn)一步用晶體管及互連關(guān)系來描述。版圖級設(shè)計(jì)是指集成電路最終的掩膜版設(shè)計(jì)。

集成電路按功能通?？梢詣澐譃閹讉€部分，每一部分的功能都可以用一個模塊電路來實(shí)現(xiàn)，這樣在進(jìn)行設(shè)計(jì)的時候就可以幾個模塊并行設(shè)計(jì)，以縮短設(shè)計(jì)周期，同時也便于電路的測試和驗(yàn)證。

(2)集成電路芯片的不可修復(fù)性。集成電路在一塊芯片上集合了所有實(shí)現(xiàn)該電路功能的晶體管，所以其中有一個晶體管或互連線發(fā)生錯誤，則需要將整個芯片重新制版、流片和測試；如果存在電路設(shè)計(jì)方面的錯誤，則需要重新設(shè)計(jì)芯片；另外，電路如果在功能上有所提升，即使需要做很小的修改也要重新對集成電路進(jìn)行設(shè)計(jì)、制版、流片和測試，這將浪費(fèi)大量的時間和費(fèi)用。為了避免以上這些現(xiàn)象，在設(shè)計(jì)的時候就要對各方面因素綜合考慮，而且要在設(shè)計(jì)的每個階段反復(fù)檢查、驗(yàn)證以保證設(shè)計(jì)的正確性。另外，可以在芯片中設(shè)置冗余器件(DummyCell)，使芯片具有一定的修復(fù)功能。

(3)集成電路設(shè)計(jì)要借助于語言描述和圖形描述相結(jié)合的方法。集成電路設(shè)計(jì)過程中的功能描述要通過硬件描述語言或功能圖(數(shù)據(jù)流圖、結(jié)構(gòu)圖等)來實(shí)現(xiàn)。硬件描述語言借助于高級程序設(shè)計(jì)語言的功能特性對電路的行為和結(jié)構(gòu)進(jìn)行高度抽象化、規(guī)范化的形式描述，并對設(shè)計(jì)進(jìn)行不同層次、不同領(lǐng)域的模擬驗(yàn)證與綜合優(yōu)化等處理，使設(shè)計(jì)過程達(dá)到高級自動化。目前，VHDL(VeryHighSpeedIntegrateCircuitHardwareDescriptionLanguage)語言和Verilog語言已成為IEEE制定的硬件描述語言的工業(yè)標(biāo)準(zhǔn)。設(shè)計(jì)過程中的邏輯設(shè)計(jì)是通過硬件描述語言、邏輯網(wǎng)表或電路原理圖來描述的，電路設(shè)計(jì)是通過電路圖來描述的，版圖設(shè)計(jì)是通過掩膜版圖來描述的。1.2.2集成電路的設(shè)計(jì)方法

集成電路的設(shè)計(jì)方法并不是單一的，目前主要的設(shè)計(jì)方法有全定制設(shè)計(jì)法和半定制設(shè)計(jì)法。

1．全定制設(shè)計(jì)方法

全定制設(shè)計(jì)方法是指設(shè)計(jì)人員根據(jù)設(shè)計(jì)目的確定芯片上所有晶體管的尺寸、位置、連接關(guān)系、幾何圖形和工藝規(guī)則，因此設(shè)計(jì)人員要付出巨大的勞動和時間。這種設(shè)計(jì)方法的優(yōu)點(diǎn)是芯片可以獲得最優(yōu)的性能，即面積利用率高，速度快，功耗低。全定制設(shè)計(jì)方法的缺點(diǎn)是開發(fā)周期長，費(fèi)用高。因此這種設(shè)計(jì)方法只適合大批量產(chǎn)品開發(fā)或?qū)π阅芤蠓浅?yán)格的產(chǎn)品的開發(fā)，如CPU的設(shè)計(jì)。另外，一些無法采用半定制方法進(jìn)行設(shè)計(jì)的電路也需要采用全定制設(shè)計(jì)方法，如模擬集成電路的設(shè)計(jì)。

2．半定制設(shè)計(jì)方法

半定制設(shè)計(jì)方法是專用集成電路(ASIC，ApplicationSpecificIntegratedCircuit)設(shè)計(jì)普遍采用的方法，主要可分為基于門陣列的設(shè)計(jì)方法、基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法、積木塊設(shè)計(jì)方法和可編程邏輯電路方法。專用集成電路與通用集成電路是相對的，是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路，其特點(diǎn)是面向特定用戶的需求，體積小，功耗低，可靠性高，保密性強(qiáng)，成本低。

1)基于門陣列的設(shè)計(jì)方法

門陣列技術(shù)的布局方法是在一個芯片上把結(jié)構(gòu)和形狀相同的單元排列成陣列，每個單元內(nèi)部包含若干個器件。采用門陣列結(jié)構(gòu)的芯片除了沒有完成連線之外，其他的芯片加工步驟都已經(jīng)完成，所以此類芯片是一種半成品芯片，我們稱之為門陣列母片或基片。

對于門陣列結(jié)構(gòu)的芯片，在進(jìn)行設(shè)計(jì)的時候，首先選擇基板和單元庫，然后采用EDA工具進(jìn)行布局和布線以實(shí)現(xiàn)所需的電路功能。連線分兩步：首先將晶體管連接成相應(yīng)的邏輯單元電路，這一步在門陣列單元庫布局的設(shè)計(jì)步驟中完成；然后將邏輯單元電路以及周圍的引腳互連成所要求的電路，這一步在布線過程中完成。在這種設(shè)計(jì)方法中，設(shè)計(jì)者實(shí)際所做的工作只是設(shè)計(jì)幾層連線以及各層之間連接點(diǎn)的掩膜版?；陂T陣列設(shè)計(jì)方法的缺點(diǎn)是靈活性較差，芯片面積的利用率較低。其原因在于芯片是半成品，芯片上元件的數(shù)目和種類、I/O單元數(shù)及布線通道的距離都是已經(jīng)固定了的，設(shè)計(jì)者只能選擇合適的芯片，不能改變元件?；陂T陣列的設(shè)計(jì)方法由于建立在半成品的基礎(chǔ)上，所以其設(shè)計(jì)周期短，成本低，設(shè)計(jì)風(fēng)險低，這是其顯著的優(yōu)點(diǎn)。這種設(shè)計(jì)方法多用于設(shè)計(jì)規(guī)模不是很大，對性能要求不是很高且設(shè)計(jì)周期短的電路。

2)基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法

基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法是目前應(yīng)用最為廣泛的設(shè)計(jì)方法，是指將邏輯電路單元設(shè)計(jì)成標(biāo)準(zhǔn)單元(與門、或門、觸發(fā)器或者更復(fù)雜的單元)，設(shè)計(jì)師可以將標(biāo)準(zhǔn)單元放置到硅片的適當(dāng)位置，并用金屬導(dǎo)線連通來實(shí)現(xiàn)電路功能。標(biāo)準(zhǔn)單元本身采用人工設(shè)計(jì)，所以其面積和性能能夠達(dá)到最大的優(yōu)化。

標(biāo)準(zhǔn)單元的排列方法是成行排列，行間要留有布金屬連線的空隙。各個標(biāo)準(zhǔn)單元的高度必須一致才能排列成行，否則會造成布線混亂，軟件運(yùn)行將會出現(xiàn)困難。為了保持各單元高度的一致，當(dāng)遇到尺寸較大的晶體管時就將單元變寬，并分割晶體管，使之能放在固定高度的軌線之內(nèi)。

各個功能不同的單元構(gòu)成了單元庫，單元庫可以來自于集成電路生產(chǎn)廠商、單元庫生產(chǎn)公司，也可以由設(shè)計(jì)者自行建立。集成電路生產(chǎn)廠商提供的單元庫一般是仿真單元庫，單元是空的盒子，但包含版圖設(shè)計(jì)所需要的足夠的信息，例如邊界、引線等。集成電路生產(chǎn)廠商在進(jìn)行制版流片之前，會填充空盒子。單元庫生產(chǎn)公司提供的單元庫一般要基于某個集成電路生產(chǎn)廠商的工藝。自建庫雖然費(fèi)用較高，也需要花費(fèi)大量的時間，但是可以保證產(chǎn)品的市場競爭力。

3)積木塊(宏單元)設(shè)計(jì)方法

在積木塊設(shè)計(jì)方法中，宏單元的形狀是任意的，而且可以根據(jù)需要放在芯片的任何位置，所以可以更加有效地利用芯片的面積。宏單元是比較成熟的功能塊，在布局的時候可以把它當(dāng)作一個大的單元來對待。芯片上可以只包含宏單元，如圖1.1(a)所示，也可以根據(jù)需要將宏單元和標(biāo)準(zhǔn)單元結(jié)合來進(jìn)行布局，在標(biāo)準(zhǔn)單元布局的EDA工具中通常可以預(yù)留出宏單元的位置，如圖1.1(b)所示。圖1.1宏單元設(shè)計(jì)方法的布局示意圖宏單元本身可以采用標(biāo)準(zhǔn)單元、全定制或門陣列的方法進(jìn)行設(shè)計(jì)。

采用積木塊的設(shè)計(jì)方法具有較大的設(shè)計(jì)自由度，而且可以提高芯片的利用率，縮短開發(fā)周期，但是這種方法由于單元形狀、位置、布線通道都不規(guī)則，所以其布圖算法比較

復(fù)雜。

4)可編程邏輯電路設(shè)計(jì)方法

可編程邏輯電路設(shè)計(jì)是指將生產(chǎn)廠商提供的可編程邏輯器件進(jìn)行現(xiàn)場編程和燒制，得到所需的集成電路。可編程邏輯器件本身是作為通用器件生產(chǎn)的，但是用戶通過對它編程可以來設(shè)定其邏輯功能。設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片，無需IC生產(chǎn)廠家的參與，大大縮短了開發(fā)周期，降低了開發(fā)成本，因此這種設(shè)計(jì)方法特別適合于樣品研制或小批量產(chǎn)品開發(fā)。可編程邏輯器件(PLD)的種類很多，按照集成度可以分為低密度PLD(LDPLD)和高密度PLD(HDPLD)。按照編程方式和結(jié)構(gòu)的不同，LDPLD主要可分為可編程邏輯陣列(PLA，ProgrammableLogicArray)、可編程陣列邏輯(PAL，ProgrammableArrayLogic)、通用陣列邏輯(GAL，GenericArrayLogic)等；HDPLD主要可分為可擦除的可編程邏輯器件(EPLD，ErasableProgrammableLogicDevice)、現(xiàn)場可編程門陣列(FPGA，F(xiàn)ieldProgrammableGateArray)等。

可編程邏輯器件除了具有與陣列和或陣列外，還有鎖存器、多路開關(guān)和反饋線，共同組合產(chǎn)生時序邏輯?？删幊踢壿嬈骷幕窘M成部分是可編程元件(存儲單元)，常用的可編程元件主要有：

①一次性編程的熔絲或反熔絲元件；

②紫外線擦除、電可編程的EPROM(UVEPROM)存儲單元，即UVCMOS工藝結(jié)構(gòu)的元件；

③電擦除、電可編程存儲單元，一類是E2PROM即E2CMOS工藝結(jié)構(gòu)元件，另一類是快閃(Flash)存儲單元；

④基于靜態(tài)存儲器(SRAM)的編程元件。各種存儲單元的工作原理在這里不詳細(xì)介紹，有興趣的讀者可以參考相關(guān)文獻(xiàn)。

(1)可編程邏輯陣列(PLA)?？删幊踢壿嬯嚵械脑O(shè)計(jì)依據(jù)是：任何一個邏輯函數(shù)都能用一級與邏輯電路和一級或邏輯電路來實(shí)現(xiàn)。其結(jié)構(gòu)包括：可編程的與邏輯陣列、可編程的或邏輯陣列、輸出緩沖器，如圖1.2所示。圖中的PLA有2個輸入變量，與陣列最多可以產(chǎn)生4個可編程的乘積項(xiàng)，或陣列最多能產(chǎn)生2個組合邏輯函數(shù)。圖1.2PLA的基本電路結(jié)構(gòu)

PLA的規(guī)格用輸入變量的個數(shù)、與邏輯陣列的輸出個數(shù)和或邏輯陣列的輸出個數(shù)三者的乘積來表示。例如，某個PLA的規(guī)格為16×3??8，這就表示它有16個輸入端，與邏輯陣列有32個輸出，或邏輯陣列有8個輸出。

上述結(jié)構(gòu)的PLA電路只能用于組合邏輯電路的設(shè)計(jì)，如果要設(shè)計(jì)時序邏輯電路，還要另外加入含有觸發(fā)器的芯片。我們將含有由觸發(fā)器組成的寄存器的PLA電路稱為可編程邏輯時序器(PLS)。

PLA邏輯電路的結(jié)構(gòu)比較靈活，與邏輯陣列和或邏輯陣列之間的連接關(guān)系是可以編程的。PLA器件既有現(xiàn)場可編程的，也有掩膜可編程的。

(2)可編程陣列邏輯(PAL)。可編程陣列邏輯器件是由可編程的與邏輯陣列和固定的或邏輯陣列構(gòu)成的，其基本結(jié)構(gòu)如圖1.3所示?；蜻壿嬯嚵械墓袒荘AL器件與PLA器件在結(jié)構(gòu)上的最大不同，這種不同的優(yōu)點(diǎn)表現(xiàn)在PAL器件的結(jié)構(gòu)更加簡單，體積更小，速度更快而且工藝簡單，易于編程，同時還具有上電復(fù)位功能和加密功能，可以防止非法復(fù)制；其缺點(diǎn)為結(jié)構(gòu)的靈活性較差。圖1.3可編程陣列邏輯的基本結(jié)構(gòu)

PAL器件采用的是熔絲工藝，一旦編程便無法更改。為了擴(kuò)展電路的功能，在PAL器件中還可以增加不同形式的輸出電路。根據(jù)其輸出結(jié)構(gòu)和反饋方式的不同，可以將它們分為專用輸出結(jié)構(gòu)、可編程輸入/輸出結(jié)構(gòu)、寄存器輸出結(jié)構(gòu)、異或輸出結(jié)構(gòu)等幾種類型。

①專用輸出結(jié)構(gòu)。專用輸出結(jié)構(gòu)是指PAL的輸出端是一個與或門，其特點(diǎn)是輸出端只能起到輸出的作用。圖1.3所示的結(jié)構(gòu)就是專用輸出結(jié)構(gòu)。

②可編程輸入/輸出結(jié)構(gòu)?？删幊梯斎?輸出結(jié)構(gòu)是指PAL的輸出端是一個具有可編程控制端的三態(tài)緩沖器，控制端用來控制輸出端是作為輸出端還是作為輸入端使用，如圖1.4所示。

圖1.4PAL的可編程輸入/輸出結(jié)構(gòu)③寄存器輸出結(jié)構(gòu)。寄存器輸出結(jié)構(gòu)在三態(tài)緩沖器和與-或邏輯的輸出之間接進(jìn)了一個寄存器，同時，觸發(fā)器的狀態(tài)又通過互補(bǔ)輸出的緩沖器反饋到與邏輯陣列的輸入端。具有寄存器輸出結(jié)構(gòu)的PAL器件的特點(diǎn)是：與-或邏輯陣列的輸出狀態(tài)可以被存儲起來，可以利用這一特點(diǎn)組成時序邏輯電路。寄存器輸出結(jié)構(gòu)如圖1.5所示。

④異或輸出結(jié)構(gòu)。異或輸出結(jié)構(gòu)的PAL的電路結(jié)構(gòu)與寄存器輸出結(jié)構(gòu)的PAL相似，只是在與-或邏輯陣列的輸出端加入了異或門。圖1.5PAL的寄存器輸出結(jié)構(gòu)

(3)通用陣列邏輯器件(GAL)。PAL器件由于具有工藝簡單、易于編程的特點(diǎn)，所以可以用于小批量生產(chǎn)和實(shí)驗(yàn)室研究，但編程后不可修改的缺點(diǎn)使其在科研上的利用價值大大降低。為了克服這一缺點(diǎn)，在20世紀(jì)80年代初發(fā)明了通用陣列邏輯器件。通用陣列邏輯與PAL器件的基本結(jié)構(gòu)大體相同，但是其采用了懸浮柵工藝，可以通過電擦除改寫編程。另外，通用陣列邏輯器件還給輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元(OLMC，OutputLogicMacroCell)，因此，同一型號的GAL器件可滿足多種不同的需要。通用陣列邏輯的輸出可以根據(jù)需要設(shè)置成正邏輯或負(fù)邏輯，其輸出端是雙向的，即輸出既可以作為輸出端口使用也可以作為輸入端口使用，這大大提高了器件的靈活性和通用性。此外，GAL器件還具有加密功能和鎖定保護(hù)、輸入緩沖、輸出寄存器預(yù)置等功能。

與PAL相比，GAL器件具有以下優(yōu)點(diǎn)：

①有較高的通用性和靈活性。它的每個邏輯宏單元可以根據(jù)需要任意組態(tài)，既可實(shí)現(xiàn)組合電路，又可實(shí)現(xiàn)時序電路。

②利用率高。GAL采用電可擦除CMOS技術(shù)，可以用電壓信號擦除并可重新編程，因此可反復(fù)使用，并使GAL具有高速度、低功耗的優(yōu)點(diǎn)。其編程數(shù)據(jù)可保存20年以上。

(4)可擦除可編程的邏輯器件(EPLD)?？刹脸删幊痰倪壿嬈骷且环N可編程的邏輯器件，根據(jù)工藝不同可以分為兩類：一類是采用UVEPROM工藝的紫外線可擦除EPLD，另一類是采用E2PROM工藝的電可擦除EPLD。

EPROM具有如下特點(diǎn)：

①因?yàn)镋PLD采用COMS工藝，所以具有速度高(2ns)、功耗低(電流在數(shù)十毫安以下)、抗干擾能力強(qiáng)等特點(diǎn)。

②采用了UVEPROM的EPLD由于使用懸浮柵場效應(yīng)晶體管作為編程單元，所以具有可靠性高、可以改寫、集成度高的特點(diǎn)。采用此工藝的EPLD屬高密度可編程邏輯器件(HDPLD，集成度大于1000門/片)，芯片規(guī)模已達(dá)上萬等效邏輯門。

③與GAL相比，從結(jié)構(gòu)上增加了異步時鐘、異步清除功能，可實(shí)現(xiàn)異步時序電路乘積項(xiàng)共享功能，每個宏單元可多達(dá)32個乘積項(xiàng)，輸出級有多種使能控制，而且三態(tài)輸出使能控制比GAL要豐富。

④可以實(shí)現(xiàn)功能相當(dāng)復(fù)雜的數(shù)字系統(tǒng)。

⑤具有在系統(tǒng)編程能力，不用編程器，使用方便。

(5)現(xiàn)場可編程門陣列(FPGA)。前面所介紹的PLD電路都采用與-或邏輯陣列和輸出邏輯單元的結(jié)構(gòu)形式，根據(jù)需要還可以加入觸發(fā)器來實(shí)現(xiàn)時序邏輯。FPGA的結(jié)構(gòu)形式和上述器件不同，它通過編程將獨(dú)立的可編程邏輯模塊連接起來以實(shí)現(xiàn)所需要的邏輯。由于FPGA在結(jié)構(gòu)上擺脫了上述PLD的固定結(jié)構(gòu)所帶來的局限性，所以可以用它來實(shí)現(xiàn)多級邏輯功能。另外，它還具有集成度高、使用靈活、管腳數(shù)多的特點(diǎn)。因此，可以使用FPGA實(shí)現(xiàn)任何復(fù)雜的邏輯電路。

FPGA的基本結(jié)構(gòu)包括：可編程輸入/輸出模塊(IOB，I/OBlock)、可編程邏輯模塊(CLB，ConfigurableLogicBlock)、可編程的互連資源(IR，InterconnectResource)和用于存放編程數(shù)據(jù)的靜態(tài)存儲器，如圖1.6所示。圖1.6FPGA的基本結(jié)構(gòu)圖由結(jié)構(gòu)圖可以看到，F(xiàn)PGA中的CLB排成陣列，與門陣列中單元的排列方法相似。CLB中包含組合邏輯電路和觸發(fā)器，可以根據(jù)需要設(shè)置成組合邏輯或者時序邏輯。IOB主要完成芯片內(nèi)部邏輯與外部封裝腳的接口，它通常排列在芯片的四周，提供了器件引腳和內(nèi)部邏輯陣列的接口電路。每一個IOB控制一個引腳(除電源線和地線引腳外)，可根據(jù)需要將它們定義為輸入、輸出或者雙向傳輸信號端。FPGA的互連資源包括各種長度的金屬連線、開關(guān)矩陣(SM，SwitchingMatrices)和一些可編程連接點(diǎn)(PIP，ProgrammableInterconnectPoint)。連線通路的數(shù)量與器件內(nèi)部陣列的規(guī)模有關(guān)，陣列規(guī)模越大，連線數(shù)量越多?；ミB線按相對長度分為單線、雙線和長線三種。

FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。工作時，將這些配置數(shù)據(jù)存放在片內(nèi)的SRAM或熔絲圖上?；赟RAM的FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)。配置數(shù)據(jù)可以存儲在片外的EPROM、E2PROM或計(jì)算機(jī)軟、硬盤中。人們可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂現(xiàn)場編程。

上面所介紹的各種可編程邏輯器件是實(shí)現(xiàn)電子設(shè)計(jì)自動化的基礎(chǔ)?；诳删幊踢壿嬈骷脑O(shè)計(jì)分為三個步驟：設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)和編程。其設(shè)計(jì)流程如圖1.7所示。

設(shè)計(jì)輸入是指設(shè)計(jì)者將所設(shè)計(jì)的系統(tǒng)或電路以編程軟件要求的某種形式表示出來，并送入計(jì)算機(jī)的過程。輸入對象通常有原理圖、硬件描述語言和波形圖等多種方式。

在設(shè)計(jì)輸入過程中往往需要進(jìn)行功能仿真。功能仿真是指設(shè)計(jì)輸入完成以后的邏輯功能驗(yàn)證，又稱前仿真。它沒有延時信息，對于初步功能檢測非常方便。圖1.7基于可編程邏輯器件的設(shè)計(jì)流程從設(shè)計(jì)輸入完成以后到編程文件產(chǎn)生的整個編譯、適配過程通常稱為設(shè)計(jì)處理或設(shè)計(jì)實(shí)現(xiàn)，由計(jì)算機(jī)自動完成，設(shè)計(jì)者只能通過設(shè)置參數(shù)來控制其處理過程。

在編譯過程中，編譯軟件對設(shè)計(jì)輸入文件進(jìn)行邏輯化簡、綜合和優(yōu)化，得到相應(yīng)的PLD網(wǎng)表，進(jìn)行模擬驗(yàn)證并適當(dāng)?shù)剡x用一個或多個器件自動進(jìn)行適配和布局、布線，經(jīng)過時序仿真后，利用開發(fā)工具根據(jù)生成的版圖生成位流文件，構(gòu)造相應(yīng)的配置數(shù)據(jù)，最后產(chǎn)生編程用的編程文件。在設(shè)計(jì)處理實(shí)現(xiàn)的過程中需要進(jìn)行時序仿真。時序仿真是指選擇好可編程邏輯器件并完成布局、布線之后進(jìn)行的時序驗(yàn)證，又稱后仿真或定時仿真。時序仿真可以用來分析系統(tǒng)中各部分的時序關(guān)系以及仿真設(shè)計(jì)性能。

編程是指將編程數(shù)據(jù)放到具體的PLD中去，對陣列型PLD來說，是將JED文件“下載”到PLD中去；對FPGA來說，是將位流數(shù)據(jù)文件“配置”到器件中去。

可編程器件(PLD)在ASIC設(shè)計(jì)中使用得越來越廣泛，本節(jié)討論過的幾種PLD器件中，普通可編程邏輯器件PAL和GAL結(jié)構(gòu)簡單，具有成本低、速度高等優(yōu)點(diǎn)，但其規(guī)模較小(通常每片只有數(shù)百門)，難以實(shí)現(xiàn)復(fù)雜的邏輯。現(xiàn)場可編程門陣列FPGA將掩膜ASIC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，具有集成度高(每片有數(shù)百萬個門)、靈活性大的特點(diǎn)，若與先進(jìn)的開發(fā)軟件配套使用，則特別方便，使產(chǎn)品能以最快的速度上市，而當(dāng)市場擴(kuò)大時，它可以很容易地轉(zhuǎn)由掩膜ASIC實(shí)現(xiàn)，因此開發(fā)風(fēng)險也大為降低。PLD器件已經(jīng)成為研制和開發(fā)數(shù)字系統(tǒng)的理想器件，尤其是FPGA器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。一個集成電路產(chǎn)品由提出方案到最終進(jìn)入市場，要經(jīng)過一系列的流程。

首先，相關(guān)的市場部門應(yīng)對芯片的需求情況進(jìn)行調(diào)研，然后研究產(chǎn)品設(shè)計(jì)和營銷可行性，確定芯片的功能。

1.3集成電路設(shè)計(jì)流程簡介其次，電路設(shè)計(jì)工程師根據(jù)功能需求設(shè)計(jì)芯片的結(jié)構(gòu)或者行為；仿真工程師對芯片的模塊進(jìn)行驗(yàn)證，以證明芯片結(jié)構(gòu)或行為的合理性，并將結(jié)果反饋給電路設(shè)計(jì)工程師以進(jìn)行相關(guān)的改進(jìn)。這是一個循環(huán)的過程，直到仿真結(jié)果證明芯片結(jié)構(gòu)或行為是合理的，才能進(jìn)行下一步工作，即確定芯片各模塊的結(jié)構(gòu)和門的尺寸，以滿足芯片尺寸和結(jié)構(gòu)方面的要求。各模塊結(jié)構(gòu)和門的尺寸確定以后，下一步的工作就是由版圖設(shè)計(jì)工程師進(jìn)行版圖設(shè)計(jì)，并進(jìn)行驗(yàn)證。驗(yàn)證結(jié)果滿足需要后還要對整個芯片的版圖進(jìn)行后仿真，以驗(yàn)證版圖在時序方面是否滿足要求。如果滿足時序要求則產(chǎn)生流片所需的數(shù)據(jù)并交付代工廠進(jìn)行流片生產(chǎn)；否則要對版圖進(jìn)行改進(jìn)，直到滿足時序要求為止。

當(dāng)芯片生產(chǎn)出來以后，測試工程師要對芯片進(jìn)行測試，驗(yàn)證產(chǎn)品是否滿足使用要求(如功耗、可承受的工作溫度等)，并進(jìn)行相關(guān)改進(jìn)。當(dāng)最終的結(jié)果滿足最初的設(shè)計(jì)要求后，就可以進(jìn)行大規(guī)模的生產(chǎn)并投入市場。具體的流程如圖1.8所示。圖1.8集成電路設(shè)計(jì)流程由圖1.8的集成電路設(shè)計(jì)流程可以看到，版圖設(shè)計(jì)位于集成電路設(shè)計(jì)流程中略微靠后的位置。如果將IC設(shè)計(jì)分為前端和后端，那么毫無疑問，版圖設(shè)計(jì)應(yīng)該屬于后端設(shè)計(jì)部分。

集成電路版圖設(shè)計(jì)是指將電路設(shè)計(jì)映射為物理描述的過程。從事版圖設(shè)計(jì)的工程人員的主要工作職責(zé)有：芯片物理結(jié)構(gòu)分析、邏輯分析、建立后端設(shè)計(jì)流程、版圖布局布線、版圖編輯、版圖物理驗(yàn)證、聯(lián)絡(luò)代工廠并提交生產(chǎn)數(shù)據(jù)。作為連接設(shè)計(jì)與制造的橋梁，合格的版圖設(shè)計(jì)人員既要懂得IC設(shè)計(jì)、版圖設(shè)計(jì)方面的專業(yè)知識，還要熟悉制造廠的工作流程、制造原理等相關(guān)知識。版圖設(shè)計(jì)可分為全定制版圖設(shè)計(jì)和自動布局布線設(shè)計(jì)。全定制版圖設(shè)計(jì)是指首先繪制基本電路的版圖，經(jīng)過驗(yàn)證后再用這些基本電路來組合成大的單元，因此需要一批有著極高技能水平的特定的工程師投入巨大的手工勞動，但是可在面積和功耗最小化的同時令性能最大化；自動布局布線是指通過對電路綜合產(chǎn)生的門級網(wǎng)表用EDA設(shè)計(jì)工具進(jìn)行布局布線和物理驗(yàn)證來最終產(chǎn)生可供制造用的GDSII數(shù)據(jù)的過程，其設(shè)計(jì)的速度要比全定制版圖設(shè)計(jì)快，但版圖的面積相對較大。不同的設(shè)計(jì)可以根據(jù)需要選擇適當(dāng)?shù)脑O(shè)計(jì)方法。最初的版圖是在一種特殊的紙上用手工繪制而成的，隨著市場需求的發(fā)展和技術(shù)的進(jìn)步，版圖設(shè)計(jì)的自動化程度越來越高，一系列軟、硬件解決方案不斷被開發(fā)出來。

1.4EDA工具介紹版圖設(shè)計(jì)的硬件平臺通常是運(yùn)行UNIX系統(tǒng)的工作站。工作站已經(jīng)發(fā)展了很多年，它的速度和復(fù)雜程度日益提高，目前市場上的工作站品牌主要有HP、Sun和IBM。工作站的價格要比普通的個人電腦高很多，所以，更加廉價和通用的硬件平臺如運(yùn)行Linux和Windows系統(tǒng)的PC機(jī)正日益被發(fā)展。在PC機(jī)的Linux系統(tǒng)中運(yùn)行的版圖設(shè)計(jì)工具有華大電子公司的“九天EDA”，在Windows系統(tǒng)中運(yùn)行的版圖設(shè)計(jì)工具有Tanner公司的“L-Edit”。在軟件工具方面，除了上面所提到的“九天EDA”和“L-Edit”之外，Cadence、Synopsis等國外知名軟件公司的設(shè)計(jì)工具占據(jù)了市場較大的份額。對于高職高專學(xué)生來說，運(yùn)行Windows操作系統(tǒng)的PC機(jī)是最熟悉和通用的，所以本書將在后面的章節(jié)中介紹運(yùn)行于Windows系統(tǒng)中的Tanner公司的EDA軟件。

1．簡述集成電路設(shè)計(jì)方法的特點(diǎn)。

2．集成電路設(shè)計(jì)方法的種類主要有哪些？

3．半定制設(shè)計(jì)方法有哪幾類？

4．簡述集成電路設(shè)計(jì)流程。

5．請說明版圖設(shè)計(jì)在整個集成電路設(shè)計(jì)中所起的作用。習(xí)題

2.1晶體管知識簡介2.2MOS晶體管開關(guān)2.3基本的CMOS邏輯門2.4邏輯設(shè)計(jì)相關(guān)基礎(chǔ)知識簡介

習(xí)題第2章CMOS電路設(shè)計(jì)基礎(chǔ)

晶體管是在實(shí)際需要和理論推動的共同作用下問世的。晶體管是20世紀(jì)的一項(xiàng)重大發(fā)明，其重要性可以與印刷術(shù)、電燈和電話等人類最基本、最重要的發(fā)明相提并論。晶體管實(shí)際上是所有現(xiàn)代電器的關(guān)鍵元件，它是微電子革命的先聲。晶體管出現(xiàn)后，人們就能用一個小巧的、功率消耗低的電子器件來代替體積大、功率消耗大的電子管了，而且由于晶體管可以使用高度自動化的過程進(jìn)行大規(guī)模生產(chǎn)，因而其單位成本極低。晶體管是構(gòu)成電路的最小元件，它的性能直接影響電路的性能，所以了解晶體管的結(jié)構(gòu)及工作原理是十分必要的。2.1晶體管知識簡介

1.晶體管的發(fā)明

晶體管的發(fā)明，最早可以追溯到1929年，當(dāng)時工程師利連費(fèi)爾德已經(jīng)取得了一種晶體管的專利，但是，限于當(dāng)時的技術(shù)水平，制造這種器件的材料達(dá)不到足夠的純度，而使這種晶體管無法制造出來。

1946年1月，美國貝爾實(shí)驗(yàn)室的肖克萊、巴丁和布拉頓組成研究小組，他們把一片P型硅的表面處理成N型，然后在表面滴上一滴水，接著在水中插入一個涂有蠟?zāi)さ慕饘籴槪谒凸柚g加上8MHz的電壓，從硅中流到針尖的電流被改變，從而實(shí)現(xiàn)了功率放大。經(jīng)過若干改進(jìn)，最后的模型是：在一個楔形的絕緣體上蒸金，然后用刀片將楔尖上的金劃開一個小縫，將金分割成距離很小的接觸點(diǎn)，將該楔形體與鍺片接觸，在鍺片表面形成間距為5μm的兩個接觸點(diǎn)，分別作為發(fā)射極和集電極，襯底作為基極。經(jīng)過無數(shù)次的探索和實(shí)驗(yàn)，他們終于研制出一種點(diǎn)接觸型的鍺晶體管，如圖2.1所示。在為這種器件命名時，布拉頓想到它的電阻變換特性，即它是靠一種從“低電阻輸入”到“高電阻輸出”的轉(zhuǎn)移電流來工作的，于是將其取名為trans-resister(轉(zhuǎn)換電阻)，后來縮寫為transistor，中文譯名就是晶體管。1956年，肖克萊、巴丁、布拉頓三人因發(fā)明晶體管同時榮獲諾貝爾物理學(xué)獎。圖2.1第一個晶體管照片

2．晶體管的分類

晶體管大體上可分為兩類：雙極性晶體管和場效應(yīng)晶體管。2.2.1獨(dú)立晶體管開關(guān)

MOS晶體管(金屬-氧化物-半導(dǎo)體場效應(yīng)管)是構(gòu)成CMOS電路的基本元件，可分為NMOS晶體管和PMOS晶體管兩種類型。NMOS晶體管和PMOS晶體管組合在一起，兩者互為補(bǔ)充，構(gòu)成互補(bǔ)MOS(CMOS)。

NMOS晶體管由埋在P型襯底中的N型漏區(qū)和源區(qū)構(gòu)成。源、漏之間的電流是由通過源極和漏極之間的N型導(dǎo)電溝道中的電子形成的。圖2.2給出了NMOS晶體管的結(jié)構(gòu)圖和電路符號圖。2.2MOS晶體管開關(guān)圖2.2NMOS晶體管的結(jié)構(gòu)圖和電路符號圖

NMOS晶體管和PMOS晶體管的襯底總是連接到固定電平上。對于NMOS晶體管來說，襯底總是接邏輯“0”電平。當(dāng)NMOS晶體管的柵極接邏輯“1”電平的時候，晶體管導(dǎo)通。

圖2.3給出了PMOS晶體管的結(jié)構(gòu)圖和電路符號圖。對于PMOS晶體管來說，襯底總是接邏輯“1”電平。當(dāng)柵極接邏輯“0”電平的時候，晶體管導(dǎo)通。這里有一個辨識晶體管的技巧就是：NMOS晶體管的柵極看起來像是“1”，而PMOS晶體管的柵極看起來像是“0”。圖2.3PMOS晶體管的結(jié)構(gòu)圖和電路符號圖

NMOS晶體管和PMOS晶體管可以看做是一個壓控式開關(guān)，柵極上所加的電壓控制晶體管的“開”或者是“關(guān)”。晶體管的開關(guān)模型如圖2.4所示。圖2.4晶體管的開關(guān)模型當(dāng)NMOS晶體管的柵極加上邏輯“1”電平的時候，開關(guān)“閉合”或者“導(dǎo)通”，源極和漏極被連接起來，漏極的電平被傳遞到源極。當(dāng)漏極和源極之間傳遞的是“0”電平時，NMOS開關(guān)是一個性能非常好的開關(guān)；當(dāng)漏極和源極之間傳遞的是“1”電平時，NMOS開關(guān)性能不是很好，通常電壓在經(jīng)過開關(guān)后會下降一些。當(dāng)NMOS晶體管的柵極加上邏輯“0”電平的時候，開關(guān)“打開”或者“截止”，源極和漏極之間斷開，如圖2.4(a)所示。圖2.4(b)給出了PMOS晶體管的開關(guān)模型，當(dāng)PMOS晶體管的柵極加上邏輯“0”電平的時候，開關(guān)“閉合”或者“導(dǎo)通”，漏極和源極被連接起來，漏極的電平可以傳遞到源極。與NMOS晶體管類似，PMOS開關(guān)在傳遞“1”電平的時候性能比傳遞“0”電平的時候要好。正因?yàn)镹MOS晶體管和PMOS晶體管在源極和漏極之間分別傳遞“0”和“1”的時候有很好的開關(guān)性能，所以通常用NMOS晶體管傳遞邏輯“0”電平，而用PMOS晶體管傳遞邏輯“1”電平。邏輯“0”電平通常由芯片的地電平來表示；反之，邏輯“1”電平由電源電壓表示。應(yīng)該注意到對柵極上同樣的數(shù)字信號電平，NMOS和PMOS開關(guān)的“閉合”或者“打開”的狀態(tài)是互補(bǔ)的，所以將PMOS晶體管和NMOS晶體管組合在一起，能夠簡單又可靠地生成兩種邏輯電平，這就是把它們組合在一起稱為CMOS(互補(bǔ)CMOS)的原因。

當(dāng)晶體管導(dǎo)通的時候，可以將其簡單想象成一個電阻，如圖2.5所示。圖2.5NMOS晶體管和PMOS晶體管的電阻模型由圖2.5可以看到，PMOS晶體管和NMOS晶體管的電阻模型是相同的，其電流方向都是從漏極到源極，將這個電流方向定義為正向電流的方向。流過晶體管的電流總量取決于晶體管等效電阻的阻值，而晶體管等效電阻的阻值取決于晶體管的尺寸。當(dāng)晶體管的寬度增加或者長度減小的時候，晶體管的等效電阻減小，晶體管的電流驅(qū)動能力增加?？梢哉f晶體管的尺寸決定了晶體管開關(guān)的速度，從而也決定了晶體管所構(gòu)成電路的速度。隨著工藝技術(shù)的進(jìn)步，柵極的長度可以做得越來越小，從而提高了晶體管的開關(guān)速度。在設(shè)計(jì)版圖的時候，晶體管的尺寸要與電路設(shè)計(jì)的晶體管的尺寸保持一致，所以在電路圖中要把晶體管的尺寸標(biāo)注出來。晶體管的尺寸包括長度和寬度。長度指的是柵極的長度，通常是一個默認(rèn)值，即加工工藝所限定的某一個最小允許值，這個值被用來指定工藝。例如，我們設(shè)計(jì)某一個芯片的工藝為0.18μm，即芯片的默認(rèn)柵極長度為0.18μm，在此工藝下晶體管的柵極長度是默認(rèn)的0.18μm，所以在電路圖中晶體管的長度是可以省略不標(biāo)的。

在圖2.6中假設(shè)采用的是0.18μm的工藝，則NMOS管的寬度是0.48μm，PMOS管的寬度是1.96μm，兩者的寬度都默認(rèn)為0.18μm。需要指出的是，器件所標(biāo)注的尺寸往往是省略單位的，我們通常認(rèn)定單位是μm(微米，即10－6m)。圖2.6標(biāo)注器件尺寸的MOS晶體管2.2.2復(fù)合晶體管開關(guān)

把兩個NMOS晶體管串聯(lián)起來組成一個復(fù)合開關(guān)，當(dāng)兩個晶體管的輸入有一個為“0”時，復(fù)合開關(guān)相當(dāng)于斷開；當(dāng)兩個晶體管都閉合時，即兩個NMOS晶體管的輸入都為“1”的時候，該復(fù)合開關(guān)才閉合，輸出X為“0”，這在邏輯上實(shí)現(xiàn)了“與非”功能，此結(jié)構(gòu)如圖2.7(a)所示。與此相對應(yīng)，將兩PMOS晶體管串聯(lián)構(gòu)成復(fù)合開關(guān)，如果有一個晶體管的輸入為“1”，則開關(guān)斷開；當(dāng)兩個晶體管的輸入都為“0”時，復(fù)合開關(guān)閉合，輸出X為“1”，這在邏輯上相當(dāng)于一個“或非”結(jié)構(gòu)，如圖2.7(b)所示。如果將兩個NMOS晶體管并聯(lián)起來組成新的復(fù)合開關(guān)，則當(dāng)兩個晶體管的輸入都為“0”的時候，開關(guān)斷開；如果其中有一個閉合，即NMOS晶體管的輸入至少有一個為“1”，此時復(fù)合開關(guān)閉合，輸出X為“0”，這在邏輯上實(shí)現(xiàn)了“或非”功能，如圖2.7(c)所示。同樣對于此結(jié)構(gòu)的PMOS管來說，當(dāng)輸入都為“1”的時候，開關(guān)斷開；當(dāng)輸入至少有一個為“0”的時候；開關(guān)閉合，在邏輯上實(shí)現(xiàn)了“與非”結(jié)構(gòu)，如圖2.7(d)所示。圖2.7復(fù)合開關(guān)模型

在設(shè)計(jì)電路的時候，并不是從單個晶體管的設(shè)計(jì)開始的，而是由晶體管所組合成的邏輯門開始的，這種設(shè)計(jì)方法減少了設(shè)計(jì)的復(fù)雜程度，縮短了設(shè)計(jì)周期，是普遍采用的設(shè)計(jì)方法。

大多數(shù)CMOS邏輯函數(shù)可以用反相器、與非門、或非門及傳輸門實(shí)現(xiàn)，所以本節(jié)將重點(diǎn)介紹這幾種最基本的門電路。2.3基本的CMOS邏輯門2.3.1反相器

反相器(Inverter)的功能就是將輸入的信號反相輸出。表2.1給出了反相器的真值表，通過真值表可知：當(dāng)輸入信號為“0”的時候，輸出為“1”。回顧前面所介紹的MOS管的相關(guān)知識可以發(fā)現(xiàn)：當(dāng)PMOS管導(dǎo)通的時候，它可以很好地將源極的“1”信號傳輸?shù)铰O，而此時NMOS管是截止的，如圖2.8(a)所示；當(dāng)輸入信號是“1”的時候，NMOS管導(dǎo)通，PMOS管截止，同樣NMOS管可以將“0”信號輸出。也就是說，當(dāng)需要輸出信號“0”的時候，只需要NMOS晶體管，而傳輸信號“1”的時候，只需要PMOS晶體管。將兩者組合起來就構(gòu)成了CMOS反相器，如圖2.8(b)所示。反相器的邏輯符號如圖2.8(c)所示。表2.1反相器的真值表圖2.8CMOS反相器在CMOS反相器中，NMOS和PMOS是不會同時導(dǎo)通的，即從VDD到VSS之間沒有直流通路，所以其靜態(tài)功耗非常小，這也是CMOS電路的特點(diǎn)之一，因?yàn)樵贑MOS電路中，NMOS和PMOS總是成對出現(xiàn)的。

在反相器電路圖中，同樣需要標(biāo)注尺寸，其標(biāo)注方法如圖2.9所示。在圖2.9(a)中，P代表PMOS晶體管的尺寸，N代表NMOS管的尺寸。標(biāo)注的尺寸同樣是晶體管的寬度在前，長度在后或可以省略。圖2.9(b)給出了另外一種標(biāo)注方法，即PMOS晶體管的寬度在前，NMOS晶體管的寬度在后，晶體管的長度省略。圖2.9反相器的尺寸標(biāo)注方法反相器的驅(qū)動能力與其尺寸有著密切的關(guān)系，尺寸越大其等效電阻越小，驅(qū)動能力也就越大。2.3.2CMOS與非門

當(dāng)所有給定條件中至少有一個條件不滿足時，結(jié)果才能出現(xiàn)，這種邏輯關(guān)系就是“與非”邏輯關(guān)系，實(shí)現(xiàn)“與非”邏輯關(guān)系的門電路就叫做與非門(NANDGate)。本節(jié)將介紹兩輸入的與非門，其他更多輸入的與非門可以通過MOS管的擴(kuò)展來實(shí)現(xiàn)。

兩輸入與非門的邏輯真值表如表2.2所示。表2.2兩輸入與非門的邏輯真值表通過真值表可以發(fā)現(xiàn)，當(dāng)兩個輸入同時為“1”的時候，輸出為“0”，這可以通過將兩個NMOS晶體管串聯(lián)來實(shí)現(xiàn)；當(dāng)有一個輸入為“0”的時候，輸出為“1”，這可以通過將兩個PMOS晶體管并聯(lián)來實(shí)現(xiàn)，其電路圖如圖2.10(a)所示。圖2.10(b)給出了兩輸入與非門的邏輯符號。其他三輸入或三輸入以上的與非門可以通過并聯(lián)PMOS晶體管和串聯(lián)NMOS晶體管來實(shí)現(xiàn)。圖2.10兩輸入與非門的電路圖和邏輯符號通常情況下，CMOS與非門的所有PMOS晶體管的尺寸都是相同的，所有NMOS晶體管的尺寸也是相同的，所以在標(biāo)注尺寸的時候只需要兩個參數(shù)就可以了，如圖2.11所示。

圖2.11中，P表示PMOS晶體管的寬度，N表示NMOS晶體管的寬度。晶體管的長度為工藝默認(rèn)值。如果兩個PMOS晶體管或NMOS晶體管的尺寸要求不同，則在標(biāo)注的時候用P1、P2或N1、N2后加上尺寸值加以區(qū)分。圖2.11與非門的尺寸標(biāo)注2.3.3CMOS或非門

當(dāng)所給條件中的一個或一個以上被滿足時，結(jié)果就不能實(shí)現(xiàn)，這種邏輯關(guān)系就是“或非”關(guān)系。或非門(NOR)就是實(shí)現(xiàn)“或非”邏輯關(guān)系的門電路，兩輸入或非門的真值表如表2.3所示。表2.3兩輸入或非門的真值表通過分析真值表可以發(fā)現(xiàn)，只有當(dāng)兩個輸入同時為“0”的時候，輸出才能為“1”，這種邏輯可以通過兩個串聯(lián)的PMOS晶體管來實(shí)現(xiàn)；當(dāng)輸入中有一個為“1”的時候，輸出就是“0”，這種邏輯可以通過兩個并聯(lián)的NMOS晶體管來實(shí)現(xiàn)。由此可以得到或非門的電路結(jié)構(gòu)如圖2.12所示。或非門在電路結(jié)構(gòu)上跟與非門成鏡像關(guān)系，兩個PMOS晶體管之間是串聯(lián)關(guān)系，兩個NMOS晶體管之間是并聯(lián)關(guān)系。這是與非門和或非門結(jié)構(gòu)區(qū)別的一個關(guān)鍵。圖2.12兩輸入或非門電路圖及邏輯符號多輸入的或非門是通過在串聯(lián)的PMOS晶體管上再串聯(lián)進(jìn)PMOS晶體管和在并聯(lián)的NMOS晶體管上并聯(lián)進(jìn)NMOS晶體管來實(shí)現(xiàn)的。

或非門晶體管尺寸的標(biāo)注方法和與非門類似，在這里就不再贅述。2.3.4CMOS傳輸門

CMOS傳輸門(TG)也是一種常見的邏輯門，它是通過將一個NMOS晶體管和一個PMOS晶體管并聯(lián)構(gòu)成的，晶體管的源極和漏極作為信號線來使用，柵極分別連接控制信號S和，其結(jié)構(gòu)如圖2.13所示。圖2.13傳輸門的電路圖及邏輯符號圖傳輸門的工作原理可以這樣理解：當(dāng)S=0時，NMOS晶體管截止，此時=1，PMOS晶體管也截止，傳輸門斷開，輸入信號送不到輸出。當(dāng)S=1時，NMOS晶體管導(dǎo)通，此時

=0，PMOS晶體管也導(dǎo)通，傳輸門導(dǎo)通，輸入信號可以傳送到輸出。因此，傳輸門相當(dāng)于一個由S控制的開關(guān)，此開關(guān)是雙向的，輸入和輸出可以互換。

傳輸門在CMOS邏輯中被廣泛使用，它除了可以用作開關(guān)之外，還可以用來構(gòu)造其他功能的電路。下面就簡單介紹一下用傳輸門來構(gòu)造一個二選一多路選擇器，其電路圖如圖2.14所示。圖2.14基于傳輸門的二選一多路選擇器此二選一多路選擇器的工作原理如下：當(dāng)S=0時，下面的傳輸門打開，上面的傳輸門關(guān)閉，B信號被送到輸出；當(dāng)S=1時，上面的傳輸門打開，下面的傳輸門關(guān)閉，A信號被送到輸出。因此，二選一多路選擇器的工作原理可以總結(jié)如下：當(dāng)S=1時選擇A路信號輸出，當(dāng)S＝0時選擇B路信號輸出。2.3.5復(fù)合邏輯門

用基本CMOS門進(jìn)行組合，幾乎可以實(shí)現(xiàn)任何邏輯函數(shù)，這種組合起來的邏輯門稱為復(fù)合邏輯門。復(fù)合邏輯門通常是將與、或、非、與非及或非門組合起來構(gòu)成的單級門。例如，要實(shí)現(xiàn)邏輯函數(shù)

可以由前面介紹的多個基本門來實(shí)現(xiàn)，如圖2.15所示。

在圖2.15中，如果將與非門和它所驅(qū)動的反相器組合在一起，則與非門和反相器組合成與門(AND)，如圖2.16所示。(2.1)

圖2.15復(fù)合邏輯門圖2.16復(fù)合邏輯門示例如果用前面所介紹的與非門、反相器和或非門的晶體管級電路來實(shí)現(xiàn)圖2.15所示的邏輯門，可以發(fā)現(xiàn)要實(shí)現(xiàn)此復(fù)合邏輯門需要16個晶體管，這對于有著成千上萬個門的集成電路來說，無疑將是一個非常龐大的結(jié)構(gòu)，我們要在保證實(shí)現(xiàn)正確邏輯功能的前提下，盡量減少晶體管的數(shù)量。下面試從NMOS晶體管和PMOS晶體管形成邏輯的特點(diǎn)來構(gòu)建一個新的需要晶體管數(shù)目更少的電路。

從圖2.7中可以看到，串聯(lián)的NMOS晶體管提供“與非”邏輯而并聯(lián)的NMOS晶體管提供“或非”邏輯，所以用NMOS晶體管實(shí)現(xiàn)式(2.1)的邏輯如圖2.17所示。圖2.17用NMOS晶體管實(shí)現(xiàn)邏輯圖2.17是由兩組并聯(lián)的晶體管構(gòu)成的，每組含有兩個串聯(lián)的NMOS晶體管，各自產(chǎn)生“與”操作“A·B”和“C·D”；左右兩組并聯(lián)成“或非”結(jié)構(gòu)，最終產(chǎn)生了

同樣用PMOS晶體管也可以得到以上邏輯，如圖2.18所示。圖2.18用PMOS晶體管實(shí)現(xiàn)邏輯由此也可以看到，NMOS和PMOS在結(jié)構(gòu)上是互補(bǔ)的，并聯(lián)的NMOS和串聯(lián)的PMOS都產(chǎn)生“或非”操作，并聯(lián)的PMOS和串聯(lián)的NMOS都產(chǎn)生“與非”操作。CMOS電路正是建立在這種互補(bǔ)結(jié)構(gòu)基礎(chǔ)上的。用CMOS電路實(shí)現(xiàn)式(2.1)的邏輯如圖2.19所示。

以上CMOS邏輯門實(shí)現(xiàn)的是先“與”后“或”最后“非”的邏輯關(guān)系，我們稱實(shí)現(xiàn)這種邏輯功能的電路為“與或非”(AOI)電路。與AOI電路相對應(yīng)，實(shí)現(xiàn)先“或”后“與”最后“非”的邏輯關(guān)系的電路為“或與非”(OAI)電路，這種電路的CMOS邏輯門的實(shí)現(xiàn)留待有興趣的讀者自己研究。圖2.19用CMOS實(shí)現(xiàn)邏輯門2.4.1時鐘信號

在數(shù)字電路中，一般都包含有時鐘信號。時鐘信號有兩個關(guān)鍵的參數(shù)：周期和頻率，兩者之間是倒數(shù)的關(guān)系。周期T指的是一個全時鐘周期所包含的時間，單位為秒(s)，頻率的定義如式(2.2)所示：

頻率的單位為赫茲(Hz)。用周期表示的時鐘信號如圖2.20所示。2.4邏輯設(shè)計(jì)相關(guān)基礎(chǔ)知識簡介(2.2)圖2.20時鐘信號2.4.2時延計(jì)算

信號在電路中進(jìn)行傳播時需要消耗時間，這段時間稱為時延。時延的計(jì)算涉及到電阻和電容值，下面回顧一下關(guān)于電阻器和電容器的基本知識。

1．電阻器

電子在物體內(nèi)做定向運(yùn)動的時候會遇到阻力，將這種阻力稱為電阻。具有一定阻值的元件稱為電阻器(Resistor)，通常將其簡稱為電阻。電阻是所有電子電路中使用最多的一種元件。其主要物理特征是將電能轉(zhuǎn)變?yōu)闊崮埽虼怂且环N耗能元件，電流經(jīng)過它會產(chǎn)生熱能。

電阻具有一定的阻值，阻值與電阻的尺寸、材料及溫度等有關(guān)。電阻的單位是歐姆，用符號“Ω”表示。歐姆是這樣定義的：當(dāng)在一個電阻器的兩端加上1V的電壓時，如果在這個電阻器中有1A的電流通過，則這個電阻器的阻值為1Ω。計(jì)算導(dǎo)體電阻的公式為

式中，ρ表示導(dǎo)體的電阻率；表示導(dǎo)體的長度；表示導(dǎo)體的厚度；表示導(dǎo)體的寬度。對于給定的工藝，是一個常數(shù)，在這里我們引入方塊電阻，定義為

(2.3)

(2.4)即電阻的長寬相等，取一個方塊時的電阻值。因此，公式(2.3)可以重新寫成：

這是計(jì)算集成電路中薄層電阻最基本的公式。方塊電阻是集成電阻設(shè)計(jì)中常用的一個工藝參數(shù)，對于指定工藝中的導(dǎo)電材料層，其方塊電阻值是一定的，所以利用方塊電阻及導(dǎo)線的長寬比可以直接計(jì)算出導(dǎo)線的電阻值。(2.5)

2．電容器

電容器(Capacitor)和電阻器一樣也是組成電子電路的主要器件。電容器可以儲存電能，具有充電、放電、隔直流和通交流的特性。電容器是由兩個金屬電極之間夾一層絕緣的電介質(zhì)所構(gòu)成的元件，兩個金屬電極稱為電容器的電極或極板。當(dāng)兩個極板間有電壓差的時候，電容器就存儲電荷；如果兩個極板短路，則電荷消失。

電容是表征電容器容納電荷本領(lǐng)的物理量。電容器的兩極板間的電勢差增加1V所需的電量叫做電容器的電容。在國際單位制里，電容的單位是法拉，簡稱法，符號是F。導(dǎo)體的電容值的大小與極板的面積成正比，與極板之間的距離成反比。

計(jì)算導(dǎo)體電容的公式為

式中，“ε”是介電常數(shù)，與電介質(zhì)的性質(zhì)有關(guān)系；“s”表示兩極板之間的有效面積；“d”表示兩極板之間的距離。(2.6)時延包括門時延和導(dǎo)線時延。以圖2.21所示的電路為例，信號從輸入IN到輸出OUT的時間延遲即為門時延，從輸出OUT到節(jié)點(diǎn)A的延遲稱為導(dǎo)線時延。門時延的大小取決于反相器的電阻和電容的大小，其值通常通過電路仿真得到。導(dǎo)線的時延是由其等效電阻和電容得到的，其大小近似為RC。其中R為導(dǎo)線的等效電阻值，C為導(dǎo)線的等效電容值。

圖2.21反相器驅(qū)動導(dǎo)線信號在傳播的過程中經(jīng)過的門越多，導(dǎo)線的等效電阻值和電容值就越大，時延也越大，通常電路的速度也會變慢，所以我們要盡量減少電路時延，可以采取的措施有：簡化門電路的設(shè)計(jì)，縮短導(dǎo)線的長度。門電路的簡化只能在電路設(shè)計(jì)的時候由電路設(shè)計(jì)工程師完成，而導(dǎo)線長度的縮小可以通過版圖設(shè)計(jì)來進(jìn)行優(yōu)化。

1．試用復(fù)合邏輯門實(shí)現(xiàn)以下邏輯：

2．電阻和電容的單位各是什么？

3．已知某材料的方塊電阻值為20Ω，電阻的長度為20μm，寬度為10μm，試求該電阻的阻值。

4．已知某導(dǎo)體的電阻率為(Ω·m)，電阻的厚度為1μm，寬為1μm，若電阻的阻值為2Ω，求電阻的長度。習(xí)題

3.1版圖設(shè)計(jì)的概念和方法3.2集成電路工藝簡介3.3CMOS制造工藝簡介3.4版圖中的繪圖層3.5CMOS晶體管的版圖第3章CMOS集成電路的物理結(jié)構(gòu)

3.6版圖的驗(yàn)證3.7版圖輸出數(shù)據(jù)3.8版圖設(shè)計(jì)的通用準(zhǔn)則3.9基本邏輯門的版圖設(shè)計(jì)

習(xí)題3.1.1版圖設(shè)計(jì)的概念

版圖是包含集成電路的器件類型、器件尺寸、器件之間的相對位置及各個器件之間的連接關(guān)系等相關(guān)物理信息的圖形，這些圖形由位于不同繪圖層上的基本幾何圖形構(gòu)成，如圖3.1所示。3.1版圖設(shè)計(jì)的概念和方法圖3.1版圖實(shí)例版圖設(shè)計(jì)是集成電路設(shè)計(jì)和物理制造的中間環(huán)節(jié)，其主要目的是將設(shè)計(jì)好的電路映射到硅片上進(jìn)行生產(chǎn)。

在版圖設(shè)計(jì)的過程中，設(shè)計(jì)人員除了具備一定的電學(xué)知識、基本電路設(shè)計(jì)和認(rèn)知能力、EDA工具的使用能力及良好的想象力和一定的藝術(shù)美感之外，還需要對集成電路的物理結(jié)構(gòu)及生產(chǎn)工藝有所了解。3.1.2版圖設(shè)計(jì)的方法

版圖設(shè)計(jì)在集成電路設(shè)計(jì)流程中位于后端，它是集成電路設(shè)計(jì)的最終目標(biāo)，版圖設(shè)計(jì)的優(yōu)劣直接關(guān)系到芯片的工作速度和面積，因此版圖設(shè)計(jì)在集成電路設(shè)計(jì)中起著非常重要的作用。

版圖設(shè)計(jì)的流程是由設(shè)計(jì)方法決定的。版圖設(shè)計(jì)方法可以從不同的角度進(jìn)行分類，如果按照自動化程度，大致可分為三類：全自動設(shè)計(jì)、半自動設(shè)計(jì)和手工設(shè)計(jì)。版圖設(shè)計(jì)的一般流程可以表述如下：首先把整個電路劃分成若干個模塊；然后對版圖進(jìn)行規(guī)劃，確定各個模塊在芯片中的具體位置；完成各個模塊的版圖及模塊之間的互連；最后對版圖進(jìn)行驗(yàn)證。對于不同的設(shè)計(jì)方法，版圖設(shè)計(jì)的具體流程會有所不同。

1．全自動版圖設(shè)計(jì)

全自動版圖設(shè)計(jì)方法是指通過計(jì)算機(jī)輔助設(shè)計(jì)工具、利用電路的門級網(wǎng)表自動生成版圖的設(shè)計(jì)方法。電路的門級網(wǎng)表可以通過對RTL代碼進(jìn)行綜合得到。RTL代碼是指用硬件描述語言(VHDL或Verilog)對電路邏輯進(jìn)行描述的代碼。

可以進(jìn)行全自動版圖設(shè)計(jì)的EDA工具主要有Cadence公司的SE、Synopsys的Apollo等。不同設(shè)計(jì)工具的設(shè)計(jì)流程基本上相同，下面簡單介紹一下。全自動版圖設(shè)計(jì)的設(shè)計(jì)流程主要包括：準(zhǔn)備階段、數(shù)據(jù)輸入、布局規(guī)劃、布局、布線、時序分析及布線后優(yōu)化、版圖驗(yàn)證、數(shù)據(jù)輸出。

(1)準(zhǔn)備階段。在版圖設(shè)計(jì)開始之前，首先要做一些準(zhǔn)備工作，包括對版圖庫的了解，檢查網(wǎng)表內(nèi)容及時序約束文件。

標(biāo)準(zhǔn)單元庫一般由集成電路生產(chǎn)廠商提供，在設(shè)計(jì)的不同階段需要使用單元庫中不同類型的數(shù)據(jù)，并且這些數(shù)據(jù)的格式必須要符合每個階段所使用的工具所要求的數(shù)據(jù)格式。類型相同且格式相同的數(shù)據(jù)分別組成各自獨(dú)立的庫文件，這些庫文件的總和就構(gòu)成了一個完整的設(shè)計(jì)庫。通常，廠商在提供設(shè)計(jì)庫的同時，會在其中加入關(guān)于該庫的使用說明文檔，這些文檔介紹庫的內(nèi)容和基本架構(gòu)以及庫的使用說明。在使用該庫之前，必須仔細(xì)閱讀這些說明文檔，并根據(jù)文檔的介紹檢查庫中是否有數(shù)據(jù)缺失或錯誤。

一個完整的設(shè)計(jì)庫包含的內(nèi)容很多，其中有電路仿真和綜合需要使用的數(shù)據(jù)文件，也有版圖設(shè)計(jì)需要使用的數(shù)據(jù)文件。涉及到版圖設(shè)計(jì)的庫文件主要有：布局、布線時需要使用的LEF文件和TLF文件、版圖驗(yàn)證時需要用到的庫中單元版圖數(shù)據(jù)文件和版圖驗(yàn)證命令文件。版圖設(shè)計(jì)是從電路設(shè)計(jì)完成并綜合產(chǎn)生門級電路網(wǎng)表后開始的。在拿到電路設(shè)計(jì)人員提供的門級網(wǎng)表后，不要急于使用，應(yīng)首先檢查一下網(wǎng)表文件的內(nèi)容，看是否有語法錯誤或其他書寫方面的錯誤。為了避免因?yàn)榫W(wǎng)表文件書寫方式問題影響到版圖設(shè)計(jì)工作的運(yùn)行，一般要定義一套比較嚴(yán)格的網(wǎng)表書寫規(guī)則。例如，在書寫規(guī)則中應(yīng)該規(guī)定：在網(wǎng)表文件中不允許有“無任何連接的net”，不允許有“無驅(qū)動的輸入pin”，所有的命名只允許使用大小寫英文字母、數(shù)字和下劃線，所有名稱第一個字符必須是英文字母，所有名稱的長度不能超過1024個字符等。在自動布局、布線階段需要執(zhí)行電路的時序分析(TimingAnalysis)和時序優(yōu)化(TimingOptimization)，執(zhí)行這些操作需要前端設(shè)計(jì)人員提供一個時序約束(TimingConstraint)文件(GCF文件)。

(2)數(shù)據(jù)輸入。在自動布局布線開始階段，首先需要將庫文件、門級電路網(wǎng)表文件和時序約束文件讀入自動布局、布線的EDA工具中進(jìn)行編譯。

(3)布局規(guī)劃。在數(shù)據(jù)輸入完成以后就開始進(jìn)行布局規(guī)劃。布局規(guī)劃階段需要根據(jù)電路門級網(wǎng)表來確定芯片的形狀(高度和寬度之比)、大小并放置輸入/輸出(IO)單元，放置模塊及布電源線。在布局規(guī)劃階段需要確定好的布局方案，在保證布線成功的前提下減小芯片的面積。

在放置輸入/輸出單元之前，應(yīng)由電路設(shè)計(jì)人員提供管腳排列順序，根據(jù)這個管腳排列順序來放置IO單元。在放置模塊之前，需要和電路設(shè)計(jì)人員一起，根據(jù)運(yùn)算數(shù)據(jù)的流向及各個模塊的連接關(guān)系來確定每一個模塊的形狀及大體位置，在模塊擺放的時候還要注意每個模塊的引腳位置、方向、數(shù)量及相互之間的對應(yīng)關(guān)系。在放置模塊的時候一般先考慮較高層次的模塊，然后根據(jù)該層模塊的需要確定下一層子模塊的形狀和引腳位置。模塊的擺放非常重要，它將在很大程度上影響后續(xù)工作。

在布電源線之前，應(yīng)該先簡單估算一下芯片的功耗，根據(jù)功耗可以計(jì)算出芯片的最大工作電流。有了最大工作電流，還需要知道單位寬度的金屬層允許流過的最大電流是多少(這個值由生產(chǎn)廠家提供)，然后用最大工作電流除以單位寬度的金屬層允許流過的最大電流，再留一些余量就得到需要布的電源線的寬度。

(4)布局。在上述步驟完成之后就可以進(jìn)行自動布局了，自動布局是指根據(jù)電路的功能、性能及幾何要求等約束條件將各單元放在芯片適當(dāng)?shù)奈恢蒙稀２季钟蒃DA工具自動完成，在布局的過程中需要加入時鐘樹。建立時鐘樹系統(tǒng)是自動布局、布線流程中非常重要的一個環(huán)節(jié)。加入時鐘樹是設(shè)置時鐘序號的需要。時鐘信號應(yīng)盡可能同時到達(dá)時鐘樹所連接的每一個寄存器的端口，也就是要求從時鐘信號的起點(diǎn)到每一個寄存器端口的路徑延時之間的差異必須在規(guī)定的時間范圍之內(nèi)。如果時鐘信號不能同時到達(dá)它所控制的每一個寄存器，就可能會影響到整個電路的正常工作。

在布局完成之后還要對布局的結(jié)果進(jìn)行優(yōu)化。

(5)布線。自動布局完成之后開始進(jìn)行時鐘樹的布線和其他信號線的布線工作。布線是指在滿足工藝規(guī)則和布線層數(shù)限制等約束的條件下，根據(jù)電路的邏輯關(guān)系將各個單元之間以及各單元和輸入/輸出單元之間用金屬連線連接起來，并在保證布線100%布通的情況下使芯片的面積盡量小。

布線中的關(guān)鍵問題是布通率。布線布通是指在保證所有信號線連接的情況下，金屬線之間沒有短路或違反設(shè)計(jì)規(guī)則的情況出現(xiàn)。布通率表征了布線成功的可能性。

(6)時序分析及布線后優(yōu)化。對布線后的結(jié)果需要做時序分析，只有分析結(jié)果正確，才能說明布線結(jié)果符合設(shè)計(jì)要求。時序分析所依據(jù)的條件就是前面提到的時序約束文件。如果對布線結(jié)果做時序分析而結(jié)果不能滿足要求，則需要對布線結(jié)果做進(jìn)一步優(yōu)化，叫做布線后優(yōu)化。

(7)版圖驗(yàn)證。版圖驗(yàn)證通常包括DRC(設(shè)計(jì)規(guī)則檢查)、ERC(電學(xué)規(guī)則檢查)和LVS檢查(電路圖和版圖一致性檢查)。

(8)數(shù)據(jù)輸出。在版圖設(shè)計(jì)完成之后，需要輸出GDSII文件交付給生產(chǎn)廠家進(jìn)行掩膜版的生產(chǎn)。

2．半自動設(shè)計(jì)

版圖的半自動設(shè)計(jì)是指在計(jì)算機(jī)上利用符號進(jìn)行版圖輸入，符號代表不同層版的版圖信息，然后通過自動轉(zhuǎn)換程序?qū)⒎栟D(zhuǎn)換成版圖。

3．人工設(shè)計(jì)

版圖的人工設(shè)計(jì)主要應(yīng)用在模擬集成電路的版圖設(shè)計(jì)、版圖單元庫文件的建立和全定制數(shù)字集成電路設(shè)計(jì)中。模擬集成電路因其復(fù)雜而無規(guī)則的電路形式(相對于數(shù)字電路而言)，故在技術(shù)上只適宜于采用全定制的人工設(shè)計(jì)方法；版圖的基本單元因其性能和面積的要求而需要采用全定制的人工設(shè)計(jì)方法；全定制數(shù)字集成電路的版圖因考慮到其成本與性能而采用全定制設(shè)計(jì)方法。人工設(shè)計(jì)版圖是指設(shè)計(jì)者利用版圖設(shè)計(jì)工具，通過編輯基本圖形(如連線、矩形和多邊形等)得到晶體管和其他基本元件的版圖，然后將這些基本元件互連生成小規(guī)模的單元，通過逐層繪圖的方式形成最后的整個集成電路版圖。在這種設(shè)計(jì)方法下，計(jì)算機(jī)只作為繪圖與規(guī)則驗(yàn)證工具而起輔助作用，對所設(shè)計(jì)的版圖的每一部分，設(shè)計(jì)者都要進(jìn)行反復(fù)的比較、權(quán)衡、調(diào)整和修改，要求得到最佳尺寸的元器件、最合理的版圖布局和路徑最短的互連線等。人工設(shè)計(jì)在獲得最佳芯片性能的同時，也因?yàn)樾酒娣e最小而大大降低了每個芯片的生產(chǎn)成本，但其設(shè)計(jì)周期要比自動和半自動設(shè)計(jì)方法長。集成電路的制造是以硅晶圓為基礎(chǔ)的，然后經(jīng)過一系列的生產(chǎn)工藝，最終在晶圓上制造出所需要的集成電路，如圖3.2所示。

作為襯底的硅是一種半導(dǎo)體材料，下面介紹半導(dǎo)體的相關(guān)知識。3.2集成電路工藝簡介圖3.2加工有集成電路的硅晶圓3.2.1半導(dǎo)體知識簡介

自然界的材料按其導(dǎo)電能力可以分為導(dǎo)體、半導(dǎo)體和絕緣體。半導(dǎo)體于室溫時電導(dǎo)率約為10－10～104/Ω·cm，純凈的半導(dǎo)體的電導(dǎo)率是隨溫度變化的。

半導(dǎo)體材料的種類有很多，按化學(xué)成分進(jìn)行分類可分為單一元素半導(dǎo)體和化合物半導(dǎo)體兩大類。硅和鍺是最常用的單一元素半導(dǎo)體；化合物半導(dǎo)體包括?Ⅲ-Ⅴ族化合物(砷化鎵、磷化鎵等)、Ⅱ-Ⅵ族化合物(硫化鎘、硫化鋅等)、氧化物(錳、鉻、鐵、銅的氧化物)，以及由?Ⅲ-Ⅴ?族化合物和?Ⅱ-Ⅵ?族化合物組成的固溶體(鎵鋁砷、鎵砷磷等)。除上述晶體半導(dǎo)體外，還有非晶體的有機(jī)物半導(dǎo)體等。其中硅和鍺是地球上含量最豐富的元素之一，也是微電子產(chǎn)業(yè)用量最大、最重要的半導(dǎo)體材料。半導(dǎo)體按照是否含有雜質(zhì)進(jìn)行分類可以分為本征半導(dǎo)體和雜質(zhì)半導(dǎo)體。不含雜質(zhì)的純凈半導(dǎo)體稱為本征半導(dǎo)體。本征半導(dǎo)體在熱力學(xué)溫度零度和沒有外界能量激發(fā)時，不存在自由運(yùn)動的電子，載流子只能是電子-空穴對(空穴跟電子一樣，也是半導(dǎo)體中的一種粒子，但其帶電性和電子相反，帶正電)。在本征半導(dǎo)體中，電子濃度和空穴濃度是相同的。在實(shí)際集成電路制造中所需的絕大多數(shù)半導(dǎo)體材料都人為地?fù)饺胍欢〝?shù)量的某種原子，以便控制導(dǎo)電類型和導(dǎo)電能力。這種摻入了雜質(zhì)的半導(dǎo)體稱為雜質(zhì)半導(dǎo)體。雜質(zhì)半導(dǎo)體根據(jù)摻入雜質(zhì)性質(zhì)的不同可以分為N型半導(dǎo)體和P型半導(dǎo)體。

1．施主雜質(zhì)與N型半導(dǎo)體

摻入在半導(dǎo)體中的雜質(zhì)原子，如果能夠向半導(dǎo)體中提供導(dǎo)電的電子而本身成為帶正電的離子，則稱這種雜質(zhì)為施主雜質(zhì)。在集成電路工藝中，典型的施主雜質(zhì)主要有五價元素磷、砷和銻。圖3.3所示是在硅中摻入施主雜質(zhì)磷。半導(dǎo)體中摻入施主雜質(zhì)，并主要靠施主提供的電子導(dǎo)電，稱這種半導(dǎo)體為N型半導(dǎo)體。在N型半導(dǎo)體中，多數(shù)載流子為電子，少數(shù)載流子為空穴。圖3.3硅中摻入施主雜質(zhì)磷

2．受主雜質(zhì)

摻入在半導(dǎo)體中的雜質(zhì)原子，如果能夠向半導(dǎo)體中提供導(dǎo)電的空穴而本身成為帶負(fù)電的離子，則稱這種雜質(zhì)為受主雜質(zhì)。在集成電路工藝中，典型的受主雜質(zhì)主要有三價元素硼、鋁和銦。三價元素的最外層有三個價電子，它與相鄰的硅原子形成共價鍵的時候缺少一個電子，產(chǎn)生一個空位，而相鄰共價鍵的電子只要得到外界很少的能量就能擺脫共價鍵的束縛填到這個空位上來，從而產(chǎn)生一個空穴。由于三價元素容易接受電子，所以稱其為受主雜質(zhì)，如圖3.4所示。半導(dǎo)體中摻入受主雜質(zhì)，并主要靠受主提供的空穴導(dǎo)電，稱這種半導(dǎo)體為P型半導(dǎo)體。在P型半導(dǎo)體中，多數(shù)載流子為空穴，少數(shù)載流子為電子。圖3.4硅中摻入受主雜質(zhì)硼

3．雜質(zhì)濃度與雜質(zhì)補(bǔ)償

在雜質(zhì)半導(dǎo)體中，單位體積(通常指每立方厘米)雜質(zhì)的數(shù)量稱為雜質(zhì)濃度。雜質(zhì)濃度分為電子濃度N和空穴濃度P。當(dāng)雜質(zhì)半導(dǎo)體中同時存在施主摻雜和受主摻雜時，半導(dǎo)體的載流子濃度是電子濃度和空穴濃度之差，即

N－P(N≥P)或P－N(P≥N)

(3.1)

當(dāng)施主數(shù)量超過受主時，半導(dǎo)體就是N型的；反之半導(dǎo)體就是P型的。

當(dāng)一塊半導(dǎo)體中同時含有施主和受主雜質(zhì)時，受主雜質(zhì)和施主雜質(zhì)在導(dǎo)電性上會相互抵消，這種現(xiàn)象叫做雜質(zhì)的“補(bǔ)償”。3.2.2集成電路主要制造工藝簡介

一塊硅晶圓從其產(chǎn)生到最后被加工成帶有芯片的硅片，需要經(jīng)過一系列的工藝流程，主要包括：硅單晶片的制造、外延層的生長、硅的氧化、掩膜版的制備、光刻、摻雜、多晶硅的淀積、金屬層的形成，等等。從純凈的晶圓到最后加工完成，各步驟之間都需要“生長”一層隔離層用來保護(hù)下層的版圖圖案不被破壞及進(jìn)行導(dǎo)體層之間的隔離，以防止出現(xiàn)“短路”現(xiàn)象。晶圓上的襯底通常不止一種類型，需要用“阱”來劃分N型襯底和P型襯底區(qū)域。

晶體管的柵極是通過淀積多晶硅形成的，而源區(qū)和漏區(qū)是由多晶硅柵兩旁經(jīng)過擴(kuò)散形成的區(qū)域構(gòu)成的。

為了連接?xùn)艠O或有源區(qū)和金屬，需要在兩層之間打上接觸孔(Contact)并進(jìn)行填充，同樣金屬層之間需要連接的地方也要通過通孔(Via)完成。當(dāng)各個步驟都制造完成后要在最上層淀積一層鈍化層，鈍化層通常是一種玻璃層，其作用是保護(hù)芯片不被外界環(huán)境破壞。另外，需要連接到外面的信號線和綁定線之間的通孔是在鈍化層上打的。

下面簡單介紹集成電路制造工藝的各個步驟。

1．硅單晶片的制備

硅單晶片實(shí)際上是從圓柱形的單晶硅錠上切割下來的，如圖3.5所示。

單晶硅錠的生長方法主要有“直拉法”和“懸浮區(qū)熔法”。在這里我們介紹采用直拉法制備硅單晶。圖3.5硅晶圓的切割直拉法制備硅單晶就是將一塊稱為籽晶的單晶硅浸入熔融的硅熔液中，然后在旋轉(zhuǎn)籽晶的同時緩慢地將其從硅的熔融液中提升起來，在籽晶的周圍逐漸生長出單晶硅，最后形成圓柱形的單晶棒，如圖3.6所示。

生成的單晶硅經(jīng)過物理性能測試和電氣參數(shù)測試后對其進(jìn)行切割，形成硅單晶片，然后再對硅單晶片進(jìn)行研磨、倒角、拋光，最后得到需要的單晶硅片。圖3.6直拉法生長單晶硅

2．外延層的生長

制備好的單晶硅片即晶圓(Wafer)是半導(dǎo)體工藝流程中的襯底，半導(dǎo)體器件通常不是直接做在襯底上的，而是先在襯底上生長一層外延層，然后將器件做在外延層上。生長外延層是在低于晶體熔點(diǎn)的溫度下，在單晶硅片上生長一層單晶薄膜的工藝過程。我們將生長有外延層的硅片稱為外延片。如果生長的外延層和襯底是同一種材料，那么這種工藝就叫做同質(zhì)外延，例如在硅襯底上生長硅外延層。同質(zhì)外延的目的是為了在外延層和襯底層上分別摻入不同類型或不同濃度的雜質(zhì)。如果生長的外延層和襯底不是同一種材料，那么這種工藝叫做異質(zhì)外延，例如在硅襯底上生長鍺外延層等。生長外延層的主要作用有：

(1)通過調(diào)節(jié)外延層的雜質(zhì)種類和雜質(zhì)濃度，在外延層和襯底之間形成PN結(jié)，這種PN結(jié)的雜質(zhì)分布接近理想的突變結(jié)，利用這種PN結(jié)和隔離擴(kuò)散技術(shù)，可以很好地解決雙極型集成電路元器件之間的隔離問題。

(2)在雙極型集成電路中摻雜較少的外延層保證了較高的擊穿電壓，摻雜較高的襯底降低了集電極的串聯(lián)電阻，從而有利于解決高頻功率器件要求有較高的擊穿電壓與較小的集電極串聯(lián)電阻之間的矛盾。

(3)異質(zhì)外延工藝可以用來形成異質(zhì)結(jié)構(gòu)的器件，如異質(zhì)結(jié)雙極型晶體管。

(4)?CMOS電路做在外延層上與做在硅的拋光片上相比能有效避免閂鎖效應(yīng)，避免硅層中SiOx的淀積及使硅表面更光滑，損傷最小。

做在外延層上的雙阱CMOS器件如圖3.7所示。圖3.7做在外延層上的雙阱CMOS器件

3．光刻

制造集成電路及器件需要把掩膜版上正確和精密的圖形轉(zhuǎn)移到硅片或其他半導(dǎo)體的基片上，即要刻出一定深度和寬度的細(xì)溝線條，再進(jìn)行摻雜和連接，從而形成柵電極、接觸窗口、金屬連線等電路元器件及其連接。這些依靠正確和精密圖像來形成的細(xì)溝線條要求非常細(xì)，目前已經(jīng)達(dá)到納米(10－9)級水平，如此細(xì)的線條已無