5.1簡(jiǎn)單時(shí)序電路設(shè)計(jì)

5.2復(fù)雜時(shí)序電路設(shè)計(jì)

5.3時(shí)序電路設(shè)計(jì)中的同步與異步5.1簡(jiǎn)單時(shí)序電路設(shè)計(jì)5.1.1基本D觸發(fā)器觸發(fā)器(flip-flop)是一種具有記憶功能，可以存儲(chǔ)二進(jìn)制信息的雙穩(wěn)態(tài)電路，它是構(gòu)成時(shí)序電路的基本單元，也是最簡(jiǎn)單的時(shí)序電路?；綝觸發(fā)器是最常用的觸發(fā)器之一。下面是用VerilogHDL設(shè)計(jì)的基本D觸發(fā)器源文件：5.1.2帶異步清0、異步置1的D觸發(fā)器下面是用VerilogHDL設(shè)計(jì)的帶異步清0、異步置1的D觸發(fā)器源文件：對(duì)VerilogHDL描述的D觸發(fā)器在Lattice(萊迪思)公司的電子設(shè)計(jì)自動(dòng)化EDA(ElectronicDesignAutomation)開發(fā)軟件環(huán)境下進(jìn)行綜合、編譯。仿真時(shí)設(shè)計(jì)的ABEL-HDL(一種用來描述器件邏輯功能的設(shè)計(jì)語(yǔ)言)測(cè)試向量如下：仿真波形圖如圖5.1所示。5.1.3帶異步清0、異步置1的JK觸發(fā)器JK觸發(fā)器是最常用的觸發(fā)器之一。下面是用VerilogHDL設(shè)計(jì)的帶異步清0、異步置1的JK觸發(fā)器源文件：對(duì)VerilogHDL描述的JK觸發(fā)器在Lattice公司的EDA開發(fā)軟件環(huán)境下進(jìn)行編譯以及仿真。仿真時(shí)設(shè)計(jì)的ABEL-HDL測(cè)試向量如下：在Lattice公司的EDA開發(fā)軟件環(huán)境下得到的仿真波形如圖5.2所示。5.1.4鎖存器和寄存器1．8位數(shù)據(jù)鎖存器對(duì)于電平敏感的D鎖存器，只要時(shí)鐘為電平1，數(shù)據(jù)就從輸入傳遞到輸出；否則輸出值被鎖存。用VerilogHDL設(shè)計(jì)的8位數(shù)據(jù)鎖存器源文件如下：2．8位數(shù)據(jù)寄存器與電平敏感的鎖存器不同的是，邊沿敏感的寄存器在敏感列表中必須在數(shù)據(jù)輸入時(shí)，聲明為時(shí)鐘上升沿或下降沿。用VerilogHDL設(shè)計(jì)的8位數(shù)據(jù)寄存器源文件如下：5.2復(fù)雜時(shí)序電路設(shè)計(jì)復(fù)雜的數(shù)字邏輯系統(tǒng)的設(shè)計(jì)和驗(yàn)證，不但除了需要具備系統(tǒng)結(jié)構(gòu)知識(shí)外，還需要了解更多的語(yǔ)法現(xiàn)象和掌握高級(jí)的VerilogHDL系統(tǒng)任務(wù)，以及與C語(yǔ)言模塊接口的方法(即PLI，VerilogHLI可編程語(yǔ)言接口是在Verilog代碼中運(yùn)行C或者C++?的一種機(jī)制)，并靈活運(yùn)用always等語(yǔ)句，這是設(shè)計(jì)高質(zhì)量的復(fù)雜時(shí)序電路最基本的要求。5.2.1自由風(fēng)格設(shè)計(jì)由于復(fù)雜時(shí)序電路的工作情況千變?nèi)f化，難以遵循同一固定的設(shè)計(jì)風(fēng)格，因此，可根據(jù)給定的設(shè)計(jì)項(xiàng)目(題目)，盡可能詳細(xì)地將設(shè)計(jì)過程抽象化，嘗試多種思路，靈活運(yùn)用VerilogHDL的各種語(yǔ)句、操作符，自由創(chuàng)建行為模型，以設(shè)計(jì)出質(zhì)量較高的復(fù)雜時(shí)序電路模塊(源文件)。1．模為50的BCD碼計(jì)數(shù)器的設(shè)計(jì)用VerilogHDL設(shè)計(jì)的模為50的BCD碼計(jì)數(shù)器源文件如下：2．可控加法/減法計(jì)數(shù)器的設(shè)計(jì)該計(jì)數(shù)器有一個(gè)加/減控制端up_down，當(dāng)該控制端為高電平時(shí)，實(shí)現(xiàn)加法計(jì)數(shù)；為低電平時(shí)，實(shí)現(xiàn)減法計(jì)數(shù)。load為同步預(yù)置端，clear為同步清零端，低電平有效。用VerilogHDL設(shè)計(jì)的可控加法/減法計(jì)數(shù)器源文件如下：3．可變模計(jì)數(shù)器的設(shè)計(jì)設(shè)計(jì)模為4、6、10、12的可變計(jì)數(shù)器，能在控制信號(hào)S0、S1的控制下，實(shí)現(xiàn)變模計(jì)數(shù)。用VerilogHDL設(shè)計(jì)的可變模計(jì)數(shù)器源文件如下：仿真波形如圖5.3所示。4．變模計(jì)數(shù)器的另一種設(shè)計(jì)思路用VerilogHDL設(shè)計(jì)的模為4、8、10、13計(jì)數(shù)器源文件如下：ABEL測(cè)試向量源文件如下：在Lattice公司的EDA開發(fā)軟件環(huán)境下，仿真波形如圖5.4～圖5.7所示。5．串并轉(zhuǎn)換電路的設(shè)計(jì)串行數(shù)據(jù)din按照時(shí)鐘clk的節(jié)拍依次進(jìn)入轉(zhuǎn)換電路之后，經(jīng)過串并轉(zhuǎn)換后變成8位字節(jié)的并行數(shù)據(jù)，再經(jīng)偶校驗(yàn)后成為9位并行數(shù)據(jù)dout輸出(9位數(shù)據(jù)左邊的最高有效位，即第8位dout[8]是校驗(yàn)位)。用VerilogHDL設(shè)計(jì)的串并轉(zhuǎn)換電路源文件如下：ABEL測(cè)試向量源文件如下：在Lattice公司的EDA開發(fā)軟件環(huán)境下，仿真波形如圖5.8所示。因?yàn)檩敵龉苣_在沒有驅(qū)動(dòng)的時(shí)候是低電平，不是高阻狀態(tài)，所以出現(xiàn)了DOUT前7個(gè)時(shí)鐘周期一直是0的現(xiàn)象。5.2.2有限狀態(tài)機(jī)FSM復(fù)雜時(shí)序邏輯電路常常采用有限狀態(tài)機(jī)FSM來實(shí)現(xiàn)。在數(shù)字電路系統(tǒng)中，有限狀態(tài)機(jī)作為時(shí)序邏輯電路模塊，對(duì)數(shù)字電路系統(tǒng)的設(shè)計(jì)具有非常重要的作用。有限狀態(tài)機(jī)的標(biāo)準(zhǔn)模型如圖5.9所示。有限狀態(tài)機(jī)是指輸出取決于過去輸入部分和當(dāng)前輸入部分的時(shí)序邏輯電路。標(biāo)準(zhǔn)模型的有限狀態(tài)機(jī)，除了輸入部分和輸出部分外，還含有一組具有“記憶”功能的存儲(chǔ)器，它們通常由觸發(fā)器組成，這些存儲(chǔ)器的功能是記憶有限狀態(tài)機(jī)的內(nèi)部狀態(tài)，它們常被稱為當(dāng)前狀態(tài)存儲(chǔ)器。在標(biāo)準(zhǔn)模型的有限狀態(tài)機(jī)中，Xi代表外部輸入信號(hào)，Qi代表存儲(chǔ)電路的狀態(tài)輸出，也是組合邏輯電路的內(nèi)部輸入，clk代表狀態(tài)存儲(chǔ)器的時(shí)鐘輸入，res代表狀態(tài)存儲(chǔ)器的復(fù)位輸入，Yi代表狀態(tài)存儲(chǔ)器的激勵(lì)信號(hào)，也是組合邏輯電路的內(nèi)部輸出，Zo代表外部輸出信號(hào)。在有限狀態(tài)機(jī)中，狀態(tài)存儲(chǔ)器的下一個(gè)狀態(tài)不僅與輸入信號(hào)有關(guān)，而且還與該存儲(chǔ)器的當(dāng)前狀態(tài)有關(guān)，因此有限狀態(tài)機(jī)又可以認(rèn)為是組合邏輯和存儲(chǔ)器邏輯的一種組合。其中，存儲(chǔ)器邏輯的功能是存儲(chǔ)有限狀態(tài)機(jī)的內(nèi)部狀態(tài)；而組合邏輯可以分為次態(tài)邏輯和輸出邏輯兩部分，次態(tài)邏輯的功能是確定有限狀態(tài)機(jī)的下一個(gè)狀態(tài)，輸出邏輯的功能是確定有限狀態(tài)機(jī)的輸出。在實(shí)際的應(yīng)用中，根據(jù)有限狀態(tài)機(jī)輸出信號(hào)的特點(diǎn)，人們經(jīng)常將其分為Moore型有限狀態(tài)機(jī)和Mealy型有限狀態(tài)機(jī)兩種類型。Moore型有限狀態(tài)機(jī)的輸出函數(shù)為Z=F(Q)，其輸出信號(hào)僅與當(dāng)前狀態(tài)有關(guān)，即可以把More型有限狀態(tài)的輸出看成是當(dāng)前狀態(tài)的函數(shù)。Mealy型有限狀態(tài)機(jī)的輸出函數(shù)為Z=F(X，Q)，其輸出信號(hào)不僅與當(dāng)前狀態(tài)有關(guān)，而且還與所有的輸入信號(hào)有關(guān)，即可以把Mealy型有限狀態(tài)機(jī)的輸出看成是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)。用VerilogHDL的兩個(gè)獨(dú)立的always語(yǔ)句正好可以描述有限狀態(tài)機(jī)標(biāo)準(zhǔn)模型中的兩個(gè)方框圖的行為，其中一個(gè)描述次態(tài)邏輯和輸出的組合邏輯函數(shù)，另一個(gè)描述狀態(tài)存儲(chǔ)器。1．模4加法/減法計(jì)數(shù)器的設(shè)計(jì)由圖5.10所示的狀態(tài)轉(zhuǎn)換圖和表5.1可見，該計(jì)數(shù)器包含4個(gè)狀態(tài)、1個(gè)輸入和1個(gè)輸出。該電路是一個(gè)模4加法/減法控制可逆計(jì)數(shù)器。X為加/減控制輸入信號(hào)，Z為借位輸出。當(dāng)外部輸入X=0時(shí)，Q1Q0狀態(tài)轉(zhuǎn)移按00→01→10→11→00→…變化，實(shí)現(xiàn)模4加法計(jì)數(shù)器的功能。當(dāng)外部輸入X=1時(shí)，Q1Q0狀態(tài)轉(zhuǎn)移按00→11→10→01→00→…變化，實(shí)現(xiàn)模4減法計(jì)數(shù)器的功能。設(shè)計(jì)思路是，第一個(gè)always語(yǔ)句使用case語(yǔ)句來指定狀態(tài)機(jī)在各個(gè)狀態(tài)中的動(dòng)作和在各狀態(tài)之間的轉(zhuǎn)換，它是組合輸出(Z)和次態(tài)(nextState)函數(shù)的描述。這些函數(shù)的輸入集合為輸入X、寄存器現(xiàn)態(tài)(currentState)，它們中的任何一個(gè)變化都會(huì)使always語(yǔ)句有新的動(dòng)作，case語(yǔ)句指明了這個(gè)動(dòng)作。case語(yǔ)句的默認(rèn)項(xiàng)使?fàn)顟B(tài)機(jī)轉(zhuǎn)換成與復(fù)位相等同的狀態(tài)A。第二個(gè)always語(yǔ)句根據(jù)復(fù)位條件決定狀態(tài)寄存器的狀態(tài)。當(dāng)res為低電平時(shí)，狀態(tài)機(jī)進(jìn)入狀態(tài)A；當(dāng)res不為低電平時(shí)，always語(yǔ)句把次態(tài)(nextState)的值賦給現(xiàn)態(tài)(currentState)，在時(shí)鐘的上升沿posedgeclk改變FSM的狀態(tài)。用VerilogHDL設(shè)計(jì)的模4加法/減法計(jì)數(shù)器源文件如下：用VerilogHDL設(shè)計(jì)的測(cè)試模塊源文件如下：在XilinxISEDesignSuite13.x(簡(jiǎn)稱ISE13)設(shè)計(jì)套件上，利用ISimSimulator進(jìn)行仿真得到的仿真波形(部分)如圖5.11和圖5.12所示。

2．序列信號(hào)發(fā)生器的設(shè)計(jì)序列信號(hào)發(fā)生器的狀態(tài)圖如圖5.13所示。序列信號(hào)發(fā)生器的狀態(tài)真值表如表5.2所示。用VerilogHDL設(shè)計(jì)的序列信號(hào)發(fā)生器源文件如下：用VerilogHDL設(shè)計(jì)的序列信號(hào)發(fā)生器測(cè)試模塊源文件如下：在XilinxISE13環(huán)境下得到的仿真波形(部分)如圖5.14所示。從仿真波形可以看出，在第1～7個(gè)時(shí)鐘的作用下，輸出Z按順序輸出特定的二進(jìn)制碼0010111；在第8個(gè)時(shí)鐘到達(dá)時(shí)，電路輸出將重復(fù)7位二進(jìn)制碼0010111。由于輸出序列由7位二進(jìn)制碼0010111重復(fù)構(gòu)成，因此該電路稱為序列長(zhǎng)度為7的序列信號(hào)發(fā)生器。5.3時(shí)序