7.1編碼器

7.2譯碼器

7.3數(shù)據(jù)選擇器

7.4數(shù)據(jù)分配器

7.5數(shù)值比較器

7.6通過(guò)EPM240開(kāi)發(fā)板驗(yàn)證組合電路組合電路的特點(diǎn)是電路中任一時(shí)刻的輸出僅僅取決于該時(shí)刻的輸入，而與電路原來(lái)的輸出無(wú)關(guān)。組合電路沒(méi)有記憶功能，它只有從輸入到輸出的通路，沒(méi)有從輸出到輸入的反饋回路。過(guò)去，許多常用的組合電路如編碼器、譯碼器、數(shù)據(jù)選擇器、多路分配器、數(shù)值比較器、加法器等已經(jīng)由廠(chǎng)家制成中規(guī)模集成電路(MSI)芯片銷(xiāo)售?？删幊踢壿嬈骷LD、現(xiàn)場(chǎng)可編程門(mén)陣列FPGA器件的出現(xiàn)，使中規(guī)模、大規(guī)模組合集成電路可以由用戶(hù)根據(jù)需要，通過(guò)VerilogHDL、VHDL等硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)，最終下載到PLD、FPGA中，完成預(yù)定的功能。7.1編碼器將數(shù)字、文字、符號(hào)或特定含義的信息用二進(jìn)制代碼表示的過(guò)程稱(chēng)為編碼。能夠?qū)崿F(xiàn)編碼功能的電路稱(chēng)為編碼器(Encoder)。常用的中規(guī)模優(yōu)先編碼器有8線(xiàn)-3線(xiàn)優(yōu)先編碼器、10線(xiàn)-4線(xiàn)BCD優(yōu)先編碼器等。表7.1為8線(xiàn)-3線(xiàn)優(yōu)先編碼器功能表。用VerilogHDL設(shè)計(jì)的8線(xiàn)-3線(xiàn)優(yōu)先編碼器系統(tǒng)模塊如下：

仿真測(cè)試模塊如下：在XilinxISE13環(huán)境下得到的8線(xiàn)-3線(xiàn)優(yōu)先編碼器仿真波形(部分)如圖7.1所示。7.2譯

碼

器譯碼是編碼的逆過(guò)程。譯碼器(Decoder)可分為兩種類(lèi)型：一種是將一系列代碼轉(zhuǎn)換成與之一一對(duì)應(yīng)的有效信號(hào)，可稱(chēng)之為唯一地址譯碼器，它常用于計(jì)算機(jī)中對(duì)存儲(chǔ)器單元地址的譯碼，即將每一個(gè)地址代碼轉(zhuǎn)換成一個(gè)有效信號(hào)，從而選中對(duì)應(yīng)的單元；另一種是將一種代碼轉(zhuǎn)換成另一種代碼，所以也稱(chēng)為代碼變換器，以顯示譯碼器最為常見(jiàn)。3線(xiàn)-8線(xiàn)譯碼器是最常用的二進(jìn)制譯碼器。表7.2為3線(xiàn)-8線(xiàn)譯碼器的功能表。用VerilogHDL設(shè)計(jì)的3線(xiàn)-8線(xiàn)譯碼器系統(tǒng)模塊如下：仿真測(cè)試模塊如下：在XilinxISE13環(huán)境下得到的3線(xiàn)-8線(xiàn)譯碼器仿真波形(部分)如圖7.2所示。3線(xiàn)-8線(xiàn)譯碼器的一種簡(jiǎn)潔設(shè)計(jì)。源程序如下：7.3數(shù)

據(jù)

選

擇

器數(shù)據(jù)選擇器又稱(chēng)為多路選擇器MUX(Multiplexer)，它有n位地址輸入、2n位數(shù)據(jù)輸入和1位輸出，在輸入地址的控制下，可從多路輸入數(shù)據(jù)中選擇一路輸出。用VerilogHDL設(shè)計(jì)的32選1數(shù)據(jù)選擇器系統(tǒng)模塊如下：在組合邏輯設(shè)計(jì)中，需要在敏感信號(hào)列表中包含所有的組合邏輯輸入信號(hào)，以免產(chǎn)生鎖存器。在大型的組合邏輯中比較容易遺忘一些敏感信號(hào)，因此在Verilog—2001中可以使用@*?包含所有的輸入信號(hào)作為敏感信號(hào)。仿真測(cè)試模塊如下：在XilinxISE13環(huán)境下得到的仿真波形(部分)如圖7.3所示。7.4數(shù)

據(jù)

分

配

器數(shù)據(jù)分配器又稱(chēng)為多路分配器(DEMUX)，其功能與數(shù)據(jù)選擇器相反，即將一路輸入數(shù)據(jù)，根據(jù)n位地址送入2n個(gè)數(shù)據(jù)輸出端。用VerilogHDL設(shè)計(jì)的1路輸入到32路輸出數(shù)據(jù)分配器系統(tǒng)模塊如下：測(cè)試模塊如下：在XilinxISE13環(huán)境下得到的1路輸入到32路輸出數(shù)據(jù)分配器仿真波形(部分)如圖7.4所示。7.5數(shù)

值

比

較

器在數(shù)字電路中，數(shù)值比較器是對(duì)兩個(gè)位數(shù)相同的二進(jìn)制數(shù)A和B的大小進(jìn)行比較的一種組合邏輯電路。比較的結(jié)果有三種情況：A?>?B，A?<?B，A?=?B。比較器1用VerilogHDL建模，對(duì)兩個(gè)4位二進(jìn)制數(shù)A和B的大小進(jìn)行比較。比較器2用VerilogHDL建模，對(duì)兩個(gè)32位二進(jìn)制數(shù)A和B的大小進(jìn)行比較。7.6通過(guò)EPM240開(kāi)發(fā)板驗(yàn)證組合電路EPM240開(kāi)發(fā)板第1個(gè)數(shù)碼管在A(yíng)、B、C按鍵控制下靜態(tài)顯示0～7。七段數(shù)碼管：?a1=對(duì)應(yīng)器件91，b1=對(duì)應(yīng)器件92，c1=對(duì)應(yīng)器件95，d1=對(duì)應(yīng)器件96，e1=對(duì)應(yīng)器件97，f1=對(duì)應(yīng)器件98，g1=對(duì)應(yīng)器件99。電平為1，該段亮。4個(gè)數(shù)碼管選擇：SEG1(dis1)對(duì)應(yīng)器件1腳，SEG2(dis2)對(duì)應(yīng)器件2腳，SEG3(dis3)對(duì)應(yīng)器件3腳