基于HHGRACE90nmBCD工藝EA模塊版圖設(shè)計及驗證緒論1.1課題背景及意義誤差放大器是指用來放大“誤差”信號的放大器。在控制環(huán)路中，誤差放大器用來比較輸出反饋取樣信號與基準(zhǔn)電壓，并將差值信號經(jīng)過放大后，輸出到調(diào)整管的柵極，控制調(diào)整管的工作狀態(tài)，使輸出電壓保持穩(wěn)定。誤差放大器將誤差信號（輸出與參考之差）放大，以提高控制系統(tǒng)的靈敏度，提高調(diào)節(jié)精度（降低調(diào)節(jié)誤差）。它可用于報警電路，自動控制電路，也可用于C/F變換電路，A/D變換電路，高速采樣電路等。集成電路設(shè)計流程為系統(tǒng)設(shè)計、邏輯設(shè)計、電路設(shè)計、版圖設(shè)計版圖后仿真[6]。集成電路版圖設(shè)計是集成電路制造必不可少的環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會極大程度的影響集成電路的性能，成本與功耗。眾所周知，電路設(shè)計和芯片之間是通過版圖聯(lián)系的，電路設(shè)計只是一個形式，而版圖是電路的具體表現(xiàn)。即代工廠按照設(shè)計者提供的版圖制造掩膜版，再通過掩膜版的形狀結(jié)合工藝流程實現(xiàn)芯片制造。誤差放大器是數(shù)模轉(zhuǎn)換器的重要組成部分，在很多方面有著重要的應(yīng)用，如：它可用于報警電路，自動控制電路，測量技術(shù)，也可用于C/F變換電路，A/D變換電路，高速采樣電路，電源電壓檢測電路等。在國內(nèi)外市場有著廣泛的需求，前景廣闊。1.2Cadence軟件介紹Cadence提供的Virtuoso版圖設(shè)計及其驗證工具強大的功能是任何其他EDA工具所無法比擬的,故一直以來都受到了廣大EDA工程師的青睞[8]。CadenceVirtuoso定制設(shè)計平臺是一套全面的集成電路（IC）設(shè)計系統(tǒng)，能夠在多個工藝節(jié)點上加速定制IC的精確芯片設(shè)計，其定制設(shè)計平臺為模擬、射頻及混合信號IC提供了極其方便、快捷而精確的設(shè)計方式。CadenceVirtuoso模擬電路設(shè)計平臺是一個全定制設(shè)計平臺，它是業(yè)界標(biāo)準(zhǔn)的任務(wù)環(huán)境，用于仿真和分析全定制、模擬電路和射頻集成電路設(shè)計，其內(nèi)部集成的版圖編輯器（LayoutEditor）是業(yè)界標(biāo)準(zhǔn)的基本全定制物理版圖設(shè)計工具，可以完成層次化、自頂而下的定制版圖設(shè)計[1]。Cadence軟件是CADENCE公司開發(fā)的集成電路設(shè)計產(chǎn)品的總稱，是行業(yè)內(nèi)公認(rèn)的具有強大功能的大規(guī)模集成電路計算機輔助設(shè)計系統(tǒng)。Cadence可以完成仿真、電路圖設(shè)計、自動布局布線、版圖設(shè)計和驗證等功能。Cadence工具有多種，版圖所使用的設(shè)計工具時VirtuosoLayoutEdit。Cadence軟件是按照庫（library）、單元（cell）、和視圖（view）的層次實現(xiàn)對文件的管理。庫文件是一組單元的集合，包含著各個單元的不同視圖。單元是構(gòu)造芯片或者邏輯結(jié)構(gòu)的最低層次的結(jié)構(gòu)單元，例如反相器、運算放大器等。視圖位于單元層次之下，包括電路圖（schematic）版圖（layout）和符號（symbol）等。1.3BCD工藝介紹1986年，意法半導(dǎo)體(ST)公司率先研制成功BCD工藝制程技術(shù)。BCD工藝制程技術(shù)就是把BJT,CMOS和DMOS器件同時制作在同一芯片上。BCD工藝制程技術(shù)除了綜合了雙極器件的高跨導(dǎo)和強負(fù)載驅(qū)動能力，以及CMOS的高集成度和低功耗的優(yōu)點，使其互相取長補短，發(fā)揮各自的優(yōu)點外，更為重要的是它還綜合了高壓DMOS器件的高壓大電流驅(qū)動能力的特性，使DMOS可以在開關(guān)模式下工作，功耗極低。從而不需要昂貴的陶瓷封裝和冷卻系統(tǒng)就可以將大功率傳遞給負(fù)載。低功耗是BCD工藝集成電路的一個主要優(yōu)點之一[5]。

2誤差放大器簡介2.1什么是EAErroramplifier（EA）中文翻譯為誤差放大器，是DC/DC轉(zhuǎn)換器中必不可少的一部分，它是電壓反饋控制環(huán)路的核心部。不管是電壓模式控制還是電流模式控制，其結(jié)構(gòu)中都包含了誤差放大器。它在整個控制環(huán)路中有著非常重要的作用[3]。對DC/DC轉(zhuǎn)換器系統(tǒng)的穩(wěn)定性，負(fù)載調(diào)整率和響應(yīng)速度有著決定性的作用。誤差放大器用來比較輸出反饋取樣信號與基準(zhǔn)電壓，并將差值信號經(jīng)過放大后，輸出到調(diào)整管的柵極，控制調(diào)整管的工作狀態(tài)，使輸出電壓保持穩(wěn)定。誤差放大器電路通過采樣電阻得到與輸出電壓成比例的反饋電壓，將反饋電壓與基準(zhǔn)電壓進行比較，輸出誤差放大信號從而控制PMOS管柵極電位，實現(xiàn)對PMOS輸出電流調(diào)節(jié)，使輸出電壓穩(wěn)定?？傮w電路如圖2.2所示。圖2.2EA模塊電路圖2.2放大器的基本結(jié)構(gòu)及組成誤差放大器由三部分組成，電壓選擇部分，電流鏡和運算放大器組成。（1）電壓選擇部分電路如圖2.1所示，通過對三個輸入端的電壓進行篩選，選出反饋電壓，將反饋電壓與基準(zhǔn)電壓進行比較，三端電壓分別從VREF，BGA，OTP端口輸入，通過MOS管和反向器比較篩選，最后輸出。圖2.1電壓選擇（2）電流鏡集成運算放大器電路中的晶體管和場效應(yīng)管，出了作為放大管外，還構(gòu)成電流源電路，為各級提供合適的靜態(tài)電流[4]。電流鏡電路見圖2.2所示，它是模擬集成電路中普遍存在的一種標(biāo)準(zhǔn)部件，它也出現(xiàn)在一些數(shù)字電路中。在電壓模式運算放大器設(shè)計中，電流鏡用來產(chǎn)生偏置電流和作為有源負(fù)載。在新型電流模式模擬集成電路設(shè)計中，電流鏡除了用來產(chǎn)生偏置電流外，還被廣泛用來實現(xiàn)電流信號的復(fù)制或倍乘，極性互補的電流鏡還可以實現(xiàn)差動一單端電流信號的變換。電流鏡不僅是設(shè)計集成電路的基本單元電路，而且它本身就是一種典型的電流模式電路，在一些電流模式系統(tǒng)中得到直接應(yīng)用。圖2.2電流鏡（3）運算放大電路圖2.3所示的單級放大器電路中的主放大器電路采用折疊共源共柵結(jié)構(gòu)（M29～M37），其中M29和M31為輸入晶體管，M30為電流源，M34，M35，M36分別為N端和P端共源共柵管，M11，M12，M13和M14為電流源。共模反饋電路采用連續(xù)時間結(jié)構(gòu)，其中M50～M51為輸入管。偏置電路采用共源共柵結(jié)構(gòu)及普通結(jié)構(gòu)，用于產(chǎn)生偏置電壓，將主放大器電路偏置在合適的直流工作點上。圖2.3放大電路

3版圖工作環(huán)境設(shè)置及設(shè)計規(guī)則3.1工作環(huán)境設(shè)置3.1.1系統(tǒng)環(huán)境簡介（一）LINUX系統(tǒng)Linux就是一個操作系統(tǒng)，就像Windows和MacOS等操作系統(tǒng)一樣，Linux系統(tǒng)主要應(yīng)用于服務(wù)器端，方便多人合作和數(shù)據(jù)保存。同時Linux系統(tǒng)的開放性方便各種軟件的嵌套使用。根目錄根目錄是指在Teminal下輸入cd命令后，跳轉(zhuǎn)出來路徑地址，實際上就是用戶名的初始地址。建立工作環(huán)境需用到的文件LinuxShell環(huán)境設(shè)置.cshrc/在根目錄下面，和.bashrc都是cadence環(huán)境設(shè)置文件。.bashrc/在根目錄下面，每重新開一次都會調(diào)用一次這兩個文件。Cadence個人項目環(huán)境.cdsinit在根目錄下面，bindkey,腳本，calibre工具集成都需要用到這個文件。cds.lib放置在啟動目錄，每次啟動virtuoso工具都會調(diào)用里面的庫。3.1.2工作環(huán)境設(shè)置（一）添加基礎(chǔ)庫啟動IC61，在項目目錄下啟動Virtuoso軟件，在Termianal下輸入virtuoso，操作指令：Edit-Addlibrary-按路徑找到基礎(chǔ)庫。File-Save-完成基礎(chǔ)庫的添加。（二）建立工作庫基礎(chǔ)庫是畫版圖的基礎(chǔ)，我們需要建立自己的工作庫來方便我們畫版圖。操作指令：Tools-LibraryManager-File-New-library,建立一個新的庫。操作指令：File-New-cellview，建立一個新的cell。工作頁面建立好后有在LibraryManager頁面顯示，工作環(huán)境建立好之后就可以進行版圖的繪制。3.2版圖的分層電路版圖有四種基本分層類型：導(dǎo)體：這些層都是導(dǎo)電層，因為他們能夠傳輸信號電壓。擴散區(qū)，金屬層，多晶硅層以及阱層都屬于此類。隔離層：這些層是用于隔離的層，它的垂直方向和水平方向?qū)⒏鱾€導(dǎo)電層相互隔離開，無論在垂直方向還是水平方向都需要隔離，來避免產(chǎn)生短路現(xiàn)象。接觸和通孔：這些層用于確定絕緣層上的切口。注入層：這些層并不明確的規(guī)定一個新的分層或者接觸而失去定制或者改變已經(jīng)存在的導(dǎo)體的性質(zhì)。3.3版圖中的工藝失配3.3.1工藝失配的定義隨機的失配來自尺寸、摻雜、氧化層厚度及其他影響器件值參數(shù)的微觀波動。盡管這些統(tǒng)計波動不能被完全消除，但是通過合理選擇器件值和尺寸能夠?qū)⑦@些影響減到最低。發(fā)生失配會造成集成電路的精度和性能降低[12]。3.3.2失配的來源工藝偏差（2）接觸電阻（3）電流不均勻流動（4）擴散相互影響（5）機械應(yīng)力（6）溫度梯度（7）其它因素3.3版圖的匹配規(guī)則使需要匹配的器件所處的光刻環(huán)境一樣,稱之為匹配。匹配分為橫向匹配、縱向匹配和中心匹配。實現(xiàn)匹配有三個要點需要考慮：需要匹配的器件彼此靠近、注意周圍器件、保持匹配器件方向一致[10]。匹配是版圖設(shè)計中重要的技巧之一。從某種意義上講，匹配等同于對稱，意味著器件對稱、布局布線對稱等。簡單的講，若兩個器件周圍的環(huán)境是一致的，就可以說它們是匹配的或?qū)ΨQ的。模擬電路中有很多地方需要器件有很好的對稱性。對于匹配，不僅要考慮器件之間的對稱性，還要考慮諸如布線的長度、走勢，水平布局還是垂直布局等，各方面都有考慮對稱的必要性。因此，模擬電路中的器件及其周圍環(huán)境都必須進行對稱性設(shè)計。通常采用的匹配規(guī)則如下:1.匹配器件相互靠近放置如果把要求匹配的器件相互靠近放置，無論襯底材料的均勻性、掩膜版的2.質(zhì)量及芯片加工對它們的影響都可以認(rèn)為是幾乎相同的。3.單位匹配最簡單的匹配方法是采用相同的圖形定義來繪制器件，即單位匹配。例如，對于大尺寸的MOS管采用相同寬長比的單位MOS管并聯(lián)構(gòu)成，對于4.不同尺寸MOS管的匹配，只有它們都是由整數(shù)倍的單位MOS管構(gòu)成，并且單位MOS管都是滿足單位匹配的，才可能獲得最佳的匹配效果。5.器件保持相同方向6.增加虛擬器件提高對稱性7.共中心（四方交叉）：共質(zhì)心8.器件采用指狀交叉布線方式9.MOS管應(yīng)盡量放置于低應(yīng)力梯度區(qū)域，遠(yuǎn)離功率器件。3.4電路中的設(shè)計規(guī)則電路設(shè)計師一般都希望電路設(shè)計得盡量緊湊。而工藝工程師卻希望是一個高成品率的工藝。設(shè)計規(guī)則是使他們兩者都滿意的折衷[7]。由于器件的物理特性和工藝限制，芯片上物理層的尺寸進而版圖的設(shè)計必須遵守特定的規(guī)則，這些規(guī)則是各集成電路廠家根據(jù)本身的工藝特點和技術(shù)水平而制定的，因此不同的工藝就有不同的設(shè)計規(guī)則。設(shè)計者只能根據(jù)廠家提供的設(shè)計規(guī)則進行版圖設(shè)計，嚴(yán)格遵守設(shè)計規(guī)則可以極大的避免由于短路，斷路造成的電路失效和容差以及寄生效應(yīng)引起的性能劣化。在正常的生產(chǎn)條件下，難免會出現(xiàn)光刻時有偏差，過度刻蝕，硅片變形等工藝偏差情況，晶圓代工廠根據(jù)工藝水平的發(fā)展和生產(chǎn)經(jīng)驗的積累，總結(jié)制定出的作為版圖設(shè)計時必須遵守的一整套數(shù)據(jù)規(guī)則稱為版圖設(shè)計規(guī)則。版圖設(shè)計規(guī)則是由幾何限制條件和電學(xué)限制條件共同確定的版圖設(shè)計的幾何規(guī)定，這些規(guī)定是以掩膜版各層幾何圖形的寬度、間距及重疊量等最低容許值的形式出現(xiàn)的。雖然不同特征尺寸，不同的芯片制造商的版圖設(shè)計規(guī)則是不一樣的，但設(shè)計規(guī)則一般包括：最小寬度、最小間距、最小交疊、最小延伸等在布局繪制版圖之前，需要詳細(xì)的解讀Designrule文件，以免因為最小設(shè)計規(guī)則而導(dǎo)致版圖返工。3.4.1設(shè)計規(guī)則術(shù)語寬度規(guī)則：封閉幾何圖形的內(nèi)邊之間的距離。如圖3.1圖3.1寬度規(guī)則間距規(guī)則：間距指各幾何圖形外邊界之間的距離。通孔寬度和間距大于同層一般走線寬度和間距[9]。如圖3.2圖3.2間距規(guī)則交疊規(guī)則：一幾何圖形內(nèi)邊界到另一圖形的內(nèi)邊界長度(overlap)如圖3.3，一幾何圖形外邊界到另一圖形的內(nèi)邊界長度(extension)如圖3.4。圖3.3交疊規(guī)則（overlap）圖3.4交疊規(guī)則（extension）金屬1，2層設(shè)計規(guī)則項目符號間距A.MVIAx的最大寬度和最小寬度s10.130B.MVIAx到MVIAx的最小空間d10.170C.如果鄰近的VIA≥3，MVIAx到MVIAx的最小空間(<0.18um的距離)d20.170D.MVIAx到MVIAx的最小對角線空間d30.170E.VIAx區(qū)域下METALx-1區(qū)域的最小重疊度d40.005F.對于位于90度角的VIAx，如果一側(cè)VIAx重疊<0.05um，則相鄰一側(cè)金屬重疊d50.005G.對于產(chǎn)量穩(wěn)定的考慮，不建議使用堆棧>4單Viax。F.不允許旋轉(zhuǎn)45度設(shè)計規(guī)則圖解如圖3.5圖3.5設(shè)計規(guī)則3.5天線效應(yīng)的產(chǎn)生及解決辦法3.5.1天線效應(yīng)原理分析所謂天線效應(yīng)是一種會導(dǎo)致部件損壞的制造工藝副作用。在一定條件下，離子刻蝕或擴散裝置會使與晶體管柵極所連接的不同結(jié)構(gòu)上產(chǎn)生感應(yīng)電荷，感應(yīng)電荷可能對晶體管的薄層?xùn)叛醍a(chǎn)生過大的應(yīng)力和不可恢復(fù)的損害，從而導(dǎo)致晶體管工作不穩(wěn)定。3.5.2解決辦法（1）將有天線作用的長多晶（或金屬）分解來消除天線效應(yīng)；（2）在與可能引起天線效應(yīng)的晶體管的柵極反接一只二極管，將多余的電荷轉(zhuǎn)移到襯底上。3.6閂鎖效應(yīng)的產(chǎn)生及解決辦法閂鎖效應(yīng)是指體CMOS集成電路中所固有的寄生NPN和寄生PNP組成的電路在一定的條件下被觸發(fā)而形成低阻通路，從而產(chǎn)生大電流，并且由于正反饋電路的存在而形成閂鎖，導(dǎo)致CMOS集成電路無法正常工作，甚至燒毀芯片[4]。如圖3.6是COMS反相器與其寄生的雙極晶體管截面圖；寄生雙極晶體管形成的SCR電路模型。圖3.6閂鎖效應(yīng)的原理Q1為垂直式PNP雙極晶體管，基極是nwell，基極到集電極的增益可達數(shù)百倍；Q2是側(cè)面式的NPN雙極晶體管，基極為P型襯底，到集電極的增益可達數(shù)十倍；Rwell是nwell的寄生電阻，Rsub是substrate電阻。以上四元件構(gòu)成可控硅（SCR）電路，當(dāng)無外界干擾未引起觸發(fā)時，兩個雙極晶體管處于截至狀態(tài)，集電極電流是C-B的反向漏電流構(gòu)成，電流增益非常小，此時閂鎖效應(yīng)不會產(chǎn)生。當(dāng)其中一個雙極晶體管的集電極電流受外部干擾突然增加到一定值時，會反饋到另一個雙極晶體管，從而使兩個雙極晶體管因出發(fā)而導(dǎo)通，VDD至GND間形成抵抗通路，閂鎖效應(yīng)由此產(chǎn)生。3.6.2版圖易產(chǎn)生閂鎖效應(yīng)的地方以及怎樣減少輸出電流很大的情況下；（P和N之間至少間距30-40u）。直接接到鍵合墊的MOS管的D地端；（將MOS管的D地端加大，孔到AA的間距至少2u）。產(chǎn)生clk，開關(guān)頻率快的地方如pll；（頻率越快，噪音越大，頻率快對襯底不斷放電）。ESD與corecell的距離會產(chǎn)生閂鎖效應(yīng)；（最好間距為40-50u）。3.7寄生效應(yīng)的產(chǎn)生及解決辦法3.7.1寄生的產(chǎn)生1兩種材料之間會有寄生電容2電流流過之處會有寄生電阻3高頻電路導(dǎo)線具有寄生電感4器件自身也有寄生效應(yīng)5影響電路的速度，改變頻響特性3.7.2寄生電容1金屬與襯底之間的平板電容是最重要的寄生問題如圖3.7，通過襯底耦合到其它電路上2金屬線之間的平板電容3金屬線之間的邊緣電容圖3.7金屬線之間寄生電容3.7.3減小寄生電容的方法：1敏感信號線盡量短2選擇高層金屬走線3敏感信號線彼此遠(yuǎn)離4不宜長距離一起走線5電路模塊上盡量不要走線6繞開敏感節(jié)點3.7.4寄生電阻每根金屬線都有寄生電阻（對于版圖電流超過0.5mA就應(yīng)留意它的線寬、IRDrop的影響）3.7.5寄生電阻減小方法1加大金屬線寬，減小金屬線長度2如果金屬線太寬，可以采用幾層金屬并聯(lián)走線。3.8版圖的整體布局用XL將器件全部調(diào)出，然后將沒個模塊連好，根據(jù)電路進行簡單布局。初始布局的時候，可以先把不重要的電容放在一邊，不考慮，優(yōu)化布局的時候再調(diào)整成合適的形狀。電流鏡，差分對和三極管，相應(yīng)匹配的電阻的位置要盡量靠近。布局時要考慮壓力梯度的影響，匹配要求高的器件要遠(yuǎn)離芯片的邊界，特別是差分對，三極管和匹配電阻，要盡量靠近芯片內(nèi)部放置。布局時要考慮溫度梯度的影響，三極管要盡量放置在遠(yuǎn)離熱源的地方。3.9版圖的整體布線連線盡量使用metal1和metal2走線。比較大和復(fù)雜的模塊會增加布線的難度，要合理利用環(huán)，電容，可以跨線的管子等資源來布線。連線的時候要特別注意，不可以跨過匹配電阻，三極管，差分對，和差分對對應(yīng)的電流鏡。當(dāng)使用metal1和metal2連線時，metal1和metal2可以走任何形狀，不必堅持一定要橫或者豎，以簡單直接為準(zhǔn)。但是，模塊比較大的時候要注意區(qū)域規(guī)律性，就是在一定范圍內(nèi)metal1和metal2的方向保持一致。模擬布線跳空最少要有兩個。電源，地線的跳空一般打八個，最少也要打六個。電源線和地線跳線的時候，可以適當(dāng)多打些，在沒有過電流要求的時候，也不要非常多，適量就好。在電路分析時要求線互相匹配的那幾對線，連接時要盡量少跳線，并且在連接時要注意匹配。

4EA中各模塊版圖設(shè)計用XL工具生成電路圖中的MOS管的版圖，然后將分完類的MOS管進行匹配和連接。4.1版圖設(shè)計總體思路本畢業(yè)設(shè)計的EA模塊涉及元件有75個PMOS管，25個NMOS管，7個電阻，5個電容。首先先對電路圖進行大概的劃分，我將總體電路圖劃分成三個部分，分別是電壓選擇模塊，電流鏡模塊和運算放大器模塊。然后對各個模塊進行版圖的布局和連線，最后把各部分布局，連線。繪制完成后進行DRC和LVS驗證，以保證繪制的版圖可以在代工廠的所提供的工藝精度下完成芯片的制造。版圖設(shè)計總的原則是充分利用硅片面積，又要在工藝條件允許下盡可能提高成品率。4.2反相器版圖設(shè)計反相器是可以將輸入信號的相位反轉(zhuǎn)180度，這種電路應(yīng)用在模擬電路，比如說音頻放大，時鐘振蕩器等。其電路圖如圖4.1所示，在電子線路設(shè)計中，經(jīng)常要用到反相器。CMOS反相器電路由一個NMOS管和一個PMOS管組成。其版圖如圖4.2所示。圖4.1反相器電路圖圖4.2反相器版圖4.3電流鏡版圖設(shè)計4.3.1電流鏡的作用集成運放電路中的晶體管和場效應(yīng)晶體管，除了作為放大管外，還構(gòu)成電流源電路，為各級提供合適的靜態(tài)電流，或作為有源負(fù)載取代高阻值電阻，從而提高放大電路的放大能力。電流鏡是模擬集成電路中普遍存在的一種標(biāo)準(zhǔn)部件，它也出現(xiàn)在一些數(shù)字電路中。在傳統(tǒng)的電壓模式運算放大器設(shè)計中，電流鏡用來產(chǎn)生偏置電流和作為有源負(fù)載。在新型電流模式模擬集成電路設(shè)計中，電流鏡除了用來產(chǎn)生偏置電流外，還被廣泛用來實現(xiàn)電流信號的復(fù)制或倍乘。其電路圖和版圖如圖4.5和圖4.6。4.3.2電流鏡版圖設(shè)計圖4.5電流鏡電路圖圖4.6電流鏡版圖4.4差分對版圖設(shè)計差分傳輸是一種信號傳輸?shù)募夹g(shù)，區(qū)別于傳統(tǒng)的一根信號線一根地線的做法，差分傳輸在這兩根線上都傳輸信號，這兩個信號的振幅相等，相位相差180度，極性相反。在這兩根線上傳輸?shù)男盘柧褪遣罘中盘?。差分信號對外部電磁干擾是高度免疫的。差分對在進行版圖設(shè)計時要注意柵極的接法，襯底是否和源極相連，襯底與源極信號相連要加以區(qū)分。如圖所示電路圖4.7，由電路圖可看出，可以將M36當(dāng)作dummy來保護M34和M35.在MOS兩側(cè)增加dummypoly，避免length受到影響，添加dummy管，可以保證更好的一致性環(huán)境；先將M34和M35各自的柵極相連，然后將M34，M35，M36的柵極相連，根據(jù)電路圖可以將三個PMOS共同做襯底。其版圖如圖4.8所示。差分放大器對匹配度要求很高，須采用共質(zhì)心版圖設(shè)計技術(shù)，即共質(zhì)心對稱布局，把兩個嚴(yán)格需要匹配的器件根據(jù)版圖的公共中心對稱放置，使得兩個器件相互抵消x方向和y方向上的工藝梯度，使得電路中的熱源對這兩個器件影響相同。圖4.7差分對電路圖圖4.8差分對版圖4.5電壓選擇模塊電壓選擇模塊共有8個NMOS管，其電路圖如圖4.9所示圖4.9電壓選擇模塊電路圖先將8個NMOS管按順序相排布，然后根據(jù)電路圖將源極和柵極依次相連，如果有相交部分可以換金屬2相連。其版圖如圖4.10所示。圖4.10電壓選擇模塊版圖4.6電容電容是集成電路中一個重要組成部分。作為一種無源元件，電容在電路中的主要作用為耦合交流信號，構(gòu)建延遲和相移網(wǎng)絡(luò)等。對于一個完整的電路設(shè)計，電容是不可或缺的。其版圖如圖4.11所示4.11電容版圖電容匹配設(shè)計（1）匹配電容應(yīng)采用相同單位圖形并相互靠近放置（2）精確匹配電容采用正方形（3）匹配電容大小適當(dāng)（4）沿著陣列的外圍設(shè)置dummy（5）采用交叉耦合陣列（6）精確匹配的電容應(yīng)進行靜電屏蔽，如果沒有靜電屏蔽，則不應(yīng)該在電容上方布線；（7）匹配的電容應(yīng)盡量放置在低應(yīng)力區(qū)，并遠(yuǎn)離功率器件。4.7電阻電阻是集成電路中一個重要部分，它在電路中的作用主要為限流和分壓。對于一個完整的電路設(shè)計，電阻是必不可少的。集成電路芯片設(shè)計就是利用集成電路工藝在硅片上淀積并去除各種薄膜材料，最終形成電路結(jié)構(gòu)。同樣，在硅片上淀積的每種材料都有其確定的電阻率。因此對于集成電路芯片設(shè)計來說，電阻的版圖設(shè)計這個問題就變成如何利用在集成電路工藝流程中硅片上已有的各種薄膜材料來實現(xiàn)電阻版圖。電阻的版圖類型有（1）典型電阻（2）S型/蛇形電阻（3）屏蔽電阻（4）平衡交錯電阻。本次設(shè)計中采用的電阻類型為典型電阻。其版圖如圖4.12所示。4.12電阻版圖電阻的匹配設(shè)計電路中用到電阻時一般是比值要求,如各種電阻分壓電路,R1:R2=7:4等,因此電阻的版圖設(shè)計時首要考慮的是匹配的要求[11]。（1）方塊電阻條寬度：寬的電阻條可以較小隨機失配，同時，單元電阻條之間的間距應(yīng)避免采用最小間距，以避免邊界效應(yīng)。（2）單位電阻的選擇：為了降低系統(tǒng)失配，可以采用單位電阻串并聯(lián)的方法來實現(xiàn)大電阻值電阻或小阻值電阻。（3）電阻的布局方法：和MOS管一樣，也有指狀交叉（ABAB）與共中心對稱（ABBA）兩種方法，由于摻雜不均，導(dǎo)致在橫軸上方塊電阻值的不同。因此，從匹配角度考慮，共中心對稱式是較佳的選擇。（4）虛擬電阻單元：虛擬單元的方法同樣可以用來避免過度刻蝕的影響，為了減少靜電積累帶來的抗干擾問題，虛擬單元電阻應(yīng)接到固定電位（電源或地），為了節(jié)省版圖面積，虛擬單元電阻寬度可以小于正常電阻條寬度，但間距應(yīng)保持一致，這樣才能保證每個電阻周圍環(huán)境是一樣的。4.8保護環(huán)保護環(huán)（P+ring和N+ring）根據(jù)作用大致可以分為三類（暫不考慮sealring）：1、device的一個terminal，是必不可少的。例如：MOS的body端、diode、BJT的terminal等。2、給well（sub）提供電位，well電位未知或不穩(wěn)定可能存在latch-up的風(fēng)險，所以一般會把nwell電位接高電平，pwell電位接低電平。3、隔離作用：①隔離噪聲②用P+ring隔離幾個nwell、用N+ring隔離幾個nwel。有源電阻（diff電阻、well電阻等）一般是要保護環(huán)的，poly電阻、metal電阻保護環(huán)不是必要的。

5全局規(guī)劃（floorplan）在版圖設(shè)計之前就先將版圖的形狀，面積規(guī)劃好，將各個模塊的位置擺放有大概的預(yù)期，本設(shè)計將根據(jù)電路圖的布局來擺放各個模塊，版圖中的模塊與電路圖中相一致，這樣有利于布線。5.1模塊的擺放模塊擺放時需要考慮每個功能模塊在版圖中的位置和方向，壓電分布，電源線，地線，以及主要信號線走向等問題。對于總體布局要求也為版圖形狀盡量是矩形。在布局過程中，首先要確定的是電路中主要模塊的位置，以主要模塊為中心擺放次要模塊，并且在擺放過程中注意連線問題，連線多的模塊盡量放在一起。5.2整體布線在版圖設(shè)計過程中，必須考慮一些連線的問題。連線要盡可能的短，如果連線太長，則有可能線路延遲或者是驅(qū)動能力不足，天線效應(yīng)等一系列的問題。而且要根據(jù)設(shè)計規(guī)則文件來調(diào)整線寬和線之間的間距。如果連線太窄，則有可能導(dǎo)致供電不足或者電遷徙現(xiàn)象。最后版圖如圖5.1。圖5.1EA版圖

6誤差放大器版圖驗證6.1版圖驗證概述是指采用專門的軟件工具，對版圖進行幾個項目的驗證，看版圖是否符合設(shè)計規(guī)則，版圖和電路圖是否一致，版圖是否存在短路，斷路以及懸空的節(jié)點。通多對版圖設(shè)計進行高效而全面的驗證，提高一次流片的成功率。我們在繪制版圖的時候已經(jīng)非常的認(rèn)真和小心了，但還是可能會存在這樣那樣的問題。對于目前芯片的規(guī)模及工藝復(fù)雜度來說，只靠版圖設(shè)計師人工的檢查來排除掉所有的錯誤是一件非常有難度的事情。但是，任何一點細(xì)微的錯誤都會造成整個芯片的失效，而且修改起來非常困難，因此我們需要驗證軟件來幫我們做版圖驗證，盡可能在出版前查出一切可能存在的問題。6.2版圖的DRC驗證設(shè)計規(guī)則檢查是檢查版圖中各個掩膜層上圖形的各種尺寸，保證無一違反預(yù)定的設(shè)計規(guī)則要求。做版圖設(shè)計，在畫版圖之前，都會研究確定該芯片所采用的工藝，然后會拿到一份工藝廠商提供的設(shè)計規(guī)則（Designrule），設(shè)計規(guī)則中提供了工藝所需要的各個版圖層次的最小寬度、最小間距及各個層次之間相互重疊、包圍的最小尺寸。這是我們畫版圖時的依據(jù)。設(shè)計規(guī)則保證了芯片的可制造性，保證了我們版圖中所畫的圖形在該工藝中都是可實現(xiàn)的，同時也可以保證較高的成品率以提高我們產(chǎn)品的利潤。因此我們在版圖繪制完成后，首先要使用設(shè)計驗證軟件進行DRC檢查?；镜腄RC規(guī)則有以下幾類：1.最小線條寬度2.最小間距3.套準(zhǔn)精度4.內(nèi)嵌最小距離5.最先露頭尺寸6.邊長和面積如圖6.1所示為本次版圖運行DRC的結(jié)果，根據(jù)圖中報錯內(nèi)容來對版圖進行修改。選中錯誤的名字，雙擊選擇Highlight，可查看錯誤位置和錯誤描述。圖6.1DRC結(jié)果6.3版圖的LVS驗證我們的電路圖是做過仿真分析的，能夠保證功能及性能的正確，但最終是要用我們畫的版圖去做版、流片的。只有保證我們的版圖中的器件類型、尺寸及連接關(guān)系與電路圖是完全一致的，用我們版圖做出來的芯片才能夠保證有與電路圖一樣的功能及性能。因此，我們在版圖的DRC檢查之后，要進行LVS檢查來保證版圖與電路的一致性。如圖6.3所示。圖6.3LVS結(jié)果

結(jié)論本次課題設(shè)計了EA誤差放大器的版圖及其驗證，基于Cadence版圖設(shè)計軟件平臺，采用HHGRACE90nmBCD工藝設(shè)計，該芯片廣泛應(yīng)用于各種移動設(shè)備，電源設(shè)備等電子領(lǐng)域。在根據(jù)學(xué)校給出的電路圖，成功的繪制出其版圖，并且成功通過了DRC驗證和LVS驗證。在版圖設(shè)計過程中，學(xué)習(xí)到了非常多的版圖繪制技巧，并且還對版圖進行整體優(yōu)化，其中包括：（1）采用共質(zhì)心布局對差分對版圖進行繪制。先把多個MOS管抽出偶數(shù)個，按照共質(zhì)心匹配先放好，做成標(biāo)準(zhǔn)基礎(chǔ)單元。然后把剩余MOS管均勻插入變成新的基礎(chǔ)單元。（2）對管采用匹配技術(shù)，并且使用dummy將其保護，保證周圍環(huán)境一致性，進而保證刻蝕或擴散的一致性。Dummy的方向要和對刻蝕或者擴散有影響的器件層次一致。（3）通過襯底隔離把襯底電流的影響隔離在MOS管外或者不讓對襯底有影響的大電流經(jīng)過P-sub，在NMOS和PMOS都加N+，P+雙環(huán)保護。（4）金屬層越多，工藝越先進，越容易發(fā)生天線效應(yīng)。為避免天線效應(yīng)，可