項目1——原理圖法實現(xiàn)典型邏輯電路的設(shè)計引入引入數(shù)字電路的應(yīng)用隨著現(xiàn)代科技的發(fā)展，我們的生活已經(jīng)離不開數(shù)字邏輯電路。例如按鍵檢測、電機(jī)調(diào)速等屬于較為簡單的邏輯控制，復(fù)雜的應(yīng)用如圖像處理與識別、北斗導(dǎo)航、相控陣?yán)走_(dá)等。通過《數(shù)字電子技術(shù)基礎(chǔ)》課程的學(xué)習(xí)，我們已經(jīng)基本掌握邏輯電路的工作原理及設(shè)計方法，以典型邏輯芯片的互聯(lián)完成邏輯功能設(shè)計。FPGA的應(yīng)用當(dāng)功能要求發(fā)生改變，需要調(diào)整線路或重新設(shè)計電路，這時可以借助FPGA芯片的現(xiàn)場可編程方式有效解決。當(dāng)數(shù)字電路規(guī)模較大時，用FPGA代替分立器件實現(xiàn)的方式，從性能和可靠性來講，更為優(yōu)越。FPGA是如何工作的？它是如何實現(xiàn)邏輯功能設(shè)計的？程序怎么實現(xiàn)電路設(shè)計？接下來讓我們以原理圖設(shè)計方式為基礎(chǔ)，一起走進(jìn)FPGA技術(shù)的新世界！引入《數(shù)字電子技術(shù)基礎(chǔ)》回顧不足：難以設(shè)計較大規(guī)模的數(shù)字電路（1）數(shù)制與編碼，如二進(jìn)制、十進(jìn)制，反碼、補(bǔ)碼等。（2）邏輯代數(shù)，如邏輯函數(shù)等；（3）基本門電路，如非門、與門等；（4）組合邏輯電路，如加法器、比較器、編碼器等；（5）半導(dǎo)體存儲器，如各類觸發(fā)器、鎖存器等；（6）時序邏輯電路，如計數(shù)器、移位寄存器等；（7）綜合應(yīng)用電路，如施密特觸發(fā)器、DAC、ADC等。電路設(shè)計電路板元器件焊接調(diào)試數(shù)字電子電路的實現(xiàn)方式電子產(chǎn)品朝著輕量化、集成化、高速化的方向發(fā)展。引入板級電路AISC可編程邏輯器件可編程邏輯器件相關(guān)公司逐步發(fā)展出可變功能系列的芯片，此類芯片經(jīng)用戶配置后可以實現(xiàn)不同邏輯功能，其具有通用結(jié)構(gòu)并包含可編程開關(guān)集合，設(shè)計者根據(jù)需要選擇合適的開關(guān)結(jié)構(gòu)組合實現(xiàn)一個特定應(yīng)用所需的功能。這些開關(guān)由最終用戶進(jìn)行編程，而不是在制造芯片時編程，此類芯片被稱為可編程邏輯器件（ProgrammableLogicDevice，PLD）。FPGA屬于PLD的一種，也是當(dāng)前最為通用的一種。板級電路：通過如74LS系列標(biāo)準(zhǔn)芯片組合的方式搭建的板級綜合電路不僅成本較高、不易處理高速信號，而且電路面積大。提示：標(biāo)準(zhǔn)芯片（如74LS08）的邏輯功能固定不變.ASIC：設(shè)計并制造一款專用集成電路（ApplicationSpecificIntegratedCircuit，ASIC）是另外一種實現(xiàn)方式，ASIC芯片不僅性能穩(wěn)定、抗干擾能力強(qiáng)、占據(jù)電路板空間小，而且因為邏輯門之間的互連線在片內(nèi)實現(xiàn)，所以速度上限更高；但ASIC芯片更適合大批量的產(chǎn)品需求，如果是小批量生產(chǎn)，那么設(shè)計費、制造費等會平攤到每一件產(chǎn)品中，導(dǎo)致產(chǎn)品價格飆升。項目一、組織邏輯項目1、2區(qū)別與聯(lián)系相同點項目1、2的設(shè)計的案例幾乎一致。FPGA的完整設(shè)計流程；計數(shù)器的結(jié)構(gòu)。本章重點不同點項目1使用原理圖輸入法（簡稱畫圖法）。項目2使用VerilogHDL（簡稱程序法）。聯(lián)系項目1介紹的原理圖法這種直觀、形象的方式容易使讀者建立起對FPGA的認(rèn)識、熟悉FPGA的設(shè)計流程，加深對“計數(shù)器”這一FPGA設(shè)計最重要的切入點和核心點的認(rèn)識，為項目2奠定基礎(chǔ)。項目2借助項目1的電路，介紹全書主要語法知識。項目3~8均是主要以項目1的電路為元素、以項目2的語法為方式實現(xiàn)。項目一、任務(wù)要求項目一原理圖法實現(xiàn)典型邏輯電路的設(shè)計項目一

任務(wù)要求軟件：QuartusPrime17.1軟件；硬件：FPGA芯片型號為EP4CE10F17C8的電路板（包含按鍵或撥碼開關(guān)、LED）。任務(wù)1.1設(shè)計、仿真、測試一位全加器電路。任務(wù)1.2設(shè)計、仿真、測試十六進(jìn)制計數(shù)器，即計數(shù)范圍為0～15。任務(wù)1.3設(shè)計、仿真、測試十進(jìn)制計數(shù)器，即計數(shù)范圍為0～9，同時將計數(shù)的結(jié)果用數(shù)碼管顯示。任務(wù)1.1設(shè)計、仿真、測試一位全加器電路以一位半加器為載體先介紹使用QuartusPrime軟件設(shè)計邏輯電路的基本流程；再借助一位半加器設(shè)計一位全加器過程融入封裝與調(diào)用的設(shè)計理念。任務(wù)1.2設(shè)計、仿真、測試十六進(jìn)制計數(shù)器設(shè)計十六進(jìn)制計數(shù)器，介紹了計數(shù)器的基本框架，并以總線式設(shè)計方法實現(xiàn)，該方法在大型工程的實施過程中利于團(tuán)隊協(xié)作、提升效率。任務(wù)1.3設(shè)計、仿真、測試十進(jìn)制計數(shù)器，數(shù)碼管顯示任務(wù)1.3以十進(jìn)制計數(shù)器為載體介紹任意進(jìn)制計數(shù)器的框架，有機(jī)融入比較器、選擇器等典型邏輯電路，深入理解各種邏輯電路的功能的同時為項目2奠定基礎(chǔ)。項目一、任務(wù)要求謝謝大家！項目一原理圖法實現(xiàn)典型邏輯電路的設(shè)計任務(wù)要求軟件：QuartusPrime17.1軟件；硬件：FPGA芯片型號為EP4CE10F17C8的電路板（包含按鍵或撥碼開關(guān)、LED）。任務(wù)1.1設(shè)計、仿真、測試一位全加器電路。任務(wù)1.2設(shè)計、仿真、測試十六進(jìn)制計數(shù)器，即計數(shù)范圍為0～15。任務(wù)1.3設(shè)計、仿真、測試十進(jìn)制計數(shù)器，即計數(shù)范圍為0～9，同時將計數(shù)的結(jié)果用數(shù)碼管顯示。

內(nèi)容安排1.1.1【知識準(zhǔn)備】1、FPGA概述；

2、QuartusPrime設(shè)計流程概述。3、QuartusPrime設(shè)計流程（以一位半加器為例）。1.1.2【任務(wù)實施】1、一位全加器設(shè)計原理2、（一位半加器）器件的封裝與調(diào)用；3、一位全加器設(shè)計。任務(wù)1.1原理圖法實現(xiàn)一位全加器如何測試數(shù)字電路？以74LS08為例提問（為后續(xù)仿真、測試做鋪墊）供電：給第14引腳接5V，給第7引腳接地；輸入：給輸入引腳（如1、2引腳）連接撥碼開關(guān)；輸出：給輸出引腳（如第3引腳）連接LED燈。判斷：參照真值表從上至下，通過按鍵給芯片輸入引腳（如1、2引腳）依次送入邏輯值00、01、10、11，同時觀察LED燈的亮滅狀態(tài)，以此來判斷芯片輸出邏輯值（如第3引腳），通過對比輸入和輸出的關(guān)系，是否符合真值表，以此判定芯片是否正常。真值表是判斷組合邏輯芯片功能的一種最常用依據(jù)1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器1、FPGA概述1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器（1）PLD原理簡介核心器件LUT實現(xiàn)與門示意PLD簡單邏輯陣列示意早期PLD原理示意FPGA原理示意1、FPGA概述FPGA內(nèi)部組成單元可編程輸入/輸出單元可編程邏輯單元底層嵌入功能單元嵌入式塊隨機(jī)存儲器布線資源內(nèi)嵌專用硬核1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器（2）FPGA結(jié)構(gòu)簡介可編程邏輯單元的核心——查找表1、FPGA概述國別廠商產(chǎn)品系列美國AMD/XilinxSpartan、Artix、Kintex、Virtex、SoC和MPSoC-Zynq7000Intel/AlteraMAX

II-CPLD、Cyclone、Stratix系列、Arria系列、IntelArria10系列Microsemi/Actel軍工與航空領(lǐng)域LatticeECP系列、ICE系列、Mach系列中國高云半導(dǎo)體晨曦家族、小蜜蜂家族、GoBridge家族紫光同創(chuàng)TiTan、Logos系列、Compa系列智多晶seagull1000系列、sealion2000系列、seal5000系列其他：成都華微、京微齊力、京微雅格、同創(chuàng)國芯AMD/Xilinx系列Intel/Altera系列Lattice系列高云半導(dǎo)體系列紫光同創(chuàng)系列智多晶系列（3）FPGA國內(nèi)外主要廠商1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器1、FPGA概述通信領(lǐng)域需要高速的通信協(xié)議處理方式，另一方面通信協(xié)議隨時都在修改，不適合做成專門的芯片，所以能夠靈活改變的功能的FPGA就成了首選。利用并行架構(gòu)實現(xiàn)數(shù)字信號處理的功能。這一并行機(jī)制使得FPGA特別適合于完成數(shù)字濾波等重復(fù)性的數(shù)字信號處理任務(wù)。使用FPGA構(gòu)建和測試原型，可以糾正設(shè)計錯誤。一旦原型按預(yù)期執(zhí)行，就會開發(fā)一個ASIC項目。這能夠節(jié)省時間，因為創(chuàng)建集成電路可能是一項勞動密集型和復(fù)雜的操作。視覺系統(tǒng)通常需要基于FPGA的系統(tǒng)，以便它們能夠根據(jù)人的位置，周圍環(huán)境和面部識別功能，以有意義的方式與人進(jìn)行行動和交互。通信領(lǐng)域IC設(shè)計領(lǐng)域數(shù)字信號領(lǐng)域AI視覺領(lǐng)域（4）FPGA的主要應(yīng)用場景1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器2、QuartusPrime設(shè)計流程概述MAX+plusII作為Altera的第三代的PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。原型版本MAX+plusII目前Altera已經(jīng)停止了對MAX+plusII的更新支持，隨之誕生的QuartusII設(shè)計軟件與之相比支持器件類型更為豐富，圖形界面也更友好。從QuartusII10.0版本開始，Altera推薦采用第三方如ModelSim軟件工具進(jìn)行仿真。Quartus13.1版本是最為經(jīng)典的版本。經(jīng)典版本QuartusII從QuartusII15.1開始，QuartusII開發(fā)工具改名為QuartusPrime，其和QuartusII13.1界面、功能幾乎一致。目前最新版本為QuartusPrime24以上。英特爾的QuartusPrime設(shè)計套件軟件有三種版本：專業(yè)版(Pro)、標(biāo)準(zhǔn)版(Standard)、

精簡版(Lite)。最新版本QuartusPrime（1）QuartusPrime軟件的獲取與安裝-版本選擇1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器2、QuartusPrime設(shè)計流程概述FPGA開發(fā)工具—QuartusPrimeQuartus是一種由英特爾（Intel）公司開發(fā)的FPGA設(shè)計軟件，旨在為數(shù)字電路設(shè)計師提供一個高效、便捷的開發(fā)環(huán)境。它可以幫助用戶完成數(shù)字邏輯電路的設(shè)計、仿真、綜合和布局，以及與外圍設(shè)備進(jìn)行通信和控制。Quartus支持原理圖輸入法，以及多種編程語言，包括VHDL、VerilogHDL等，并具有豐富的功能和工具庫，可滿足不同級別、不同規(guī)模的數(shù)字電路設(shè)計需求?？梢詮挠⑻貭柕闹袊俜骄W(wǎng)站下載最新版本的QuartusPrime以及對應(yīng)的器件庫，同時建議下載對應(yīng)版本的ModelSim軟件。1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器（2）QuartusPrime軟件簡介2、QuartusPrime設(shè)計流程概述1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器（3）QuartusPrime軟件的獲取與安裝操作演示2、QuartusPrime設(shè)計流程概述（1）設(shè)計輸入。①Q(mào)uartusPrime的設(shè)計輸入主要有以下幾種方式；②VerilogHDL/VHDL硬件描述語言設(shè)計輸入方式；③AHDL輸入方式；④模塊/原理圖輸入方式（BlockDiagram/SchematicFiles）；⑤使用MegaWizardPlug-InManeger產(chǎn)生IP核/宏功能塊。（2）編譯與優(yōu)化。（3）布局布線。（4）時序分析。（5）編程與調(diào)試。（4）FPGA設(shè)計流程概述1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器2、QuartusPrime設(shè)計流程概述（1）設(shè)計輸入。（2）編譯與優(yōu)化。根據(jù)設(shè)計要求設(shè)定編譯方式和編譯策略，如器件的選擇、邏輯綜合方式的選擇等，然后根據(jù)設(shè)定的參數(shù)和策略對設(shè)計項目進(jìn)行網(wǎng)表提取、邏輯綜合。在綜合階段，應(yīng)利用設(shè)計指定的約束文件，將寄存器傳輸級（RegisterTransferLevel，RTL）設(shè)計功能實現(xiàn)并優(yōu)化到具有相等功能且具有單元延時（但不含時序信息）的基本器件中，如觸發(fā)器、邏輯門等，得到的結(jié)果是功能獨立于FPGA的網(wǎng)表。編譯、優(yōu)化完成后就可以進(jìn)行RTL行為級仿真，也被絕大多數(shù)設(shè)計者也稱為功能仿真，這種仿真不考慮器件的延時特性。（3）布局布線。（4）時序分析。（5）編程與調(diào)試。（4）FPGA設(shè)計流程概述1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器2、QuartusPrime設(shè)計流程概述（1）設(shè)計輸入。（2）編譯與優(yōu)化。（3）布局布線。布局布線將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射、器件適配，并產(chǎn)生報告文件（.rpt）、延時信息文件、編程文件（.pof、.sof等）以及面向其他EDA工具的輸出的電子設(shè)計交換格式文件（ElectronicDesignInterchangeFormat，EDIF）等，供時序分析、仿真和編程使用。此外，在布局布線后，EDA工具一般還可對設(shè)計做功耗分析，這在初學(xué)者的簡單設(shè)計中一般不涉及。（4）時序分析。（5）編程與調(diào)試。（4）FPGA設(shè)計流程概述1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器2、QuartusPrime設(shè)計流程概述（1）設(shè)計輸入。（2）編譯與優(yōu)化。（3）布局布線。（4）時序分析。時序分析主要指門級仿真和時序逼近。QuartusPrime取消了自帶的波形仿真工具（內(nèi)核或算法），推薦采用專業(yè)第三方仿真工具M(jìn)odelSim進(jìn)行仿真。功能仿真針對設(shè)計的語法和基本功能進(jìn)行驗證，主要是為了在設(shè)計的初始階段發(fā)現(xiàn)問題；而門級仿真是針對門級時序進(jìn)行的仿真，是通過布局布線得到標(biāo)準(zhǔn)時延格式的時序信息后進(jìn)行的仿真，門級仿真需要VHDL或VerilogHDL門級網(wǎng)表、FPGA廠家提供的器件庫，還需要標(biāo)準(zhǔn)延時文件（.sdf），門級仿真綜合考慮電路的路徑延時與門延時的影響，驗證電路能否在一定時序條件下滿足時序要求。一般情況下也可將門級仿真稱為時序仿真。（5）編程與調(diào)試。（4）FPGA設(shè)計流程概述1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器2、QuartusPrime設(shè)計流程概述（1）設(shè)計輸入。（2）編譯與優(yōu)化。（3）布局布線。（4）時序分析。（5）編程（也稱配置/下載）與調(diào)試。此處的編程是指用生成的編程文件通過下載電纜配置FPGA，一般也稱下載或者配置。編程后加入板級實際激勵，進(jìn)行調(diào)試。在以上設(shè)計過程中，如果出現(xiàn)錯誤，那么需重新回到設(shè)計輸入階段，改正錯誤或調(diào)整電路后重復(fù)上述過程。（4）FPGA設(shè)計流程概述1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器2、QuartusPrime設(shè)計流程概述（1）設(shè)計輸入。（2）編譯與優(yōu)化。（3）布局布線。（4）時序分析。（5）編程也稱配置/下載與調(diào)試。（4）FPGA設(shè)計流程概述1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器FPGA設(shè)計流程1．創(chuàng)建工程;2．創(chuàng)建并完成設(shè)計文件;3．編譯工程;4．引腳鎖定（分配）;5．重新全編譯;6．仿真;7．配置（下載）與調(diào)試。3、QuartusPrime設(shè)計流程（以一位半加器為例）一位半加器真值表輸入輸出ABCoSo00000101100111101位半加器原理圖注：（1）C是Carry的英文首字母，含義是進(jìn)位。（2）S是Sum的英文首字母，含義是（加法）和。（3）o是output的英文首字母，含義是輸出。

1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器（1）半加器設(shè)計原理數(shù)學(xué)公式描述電路功能數(shù)學(xué)功能→真值表真值表→邏輯表達(dá)式邏輯表達(dá)式→電路圖Co等于A與BSo等于A異或B真值表①描述了電路輸入和輸出的關(guān)系，即描述了電路的功能。②真值表常作為組合邏輯電路功能仿真和測試最常用的依據(jù)。3、QuartusPrime設(shè)計流程（以一位半加器為例）操作演示1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器（2）半加器設(shè)計操作演示一位半加器真值表輸入輸出ABCoSo00000101100111101位半加器原理圖FPGA設(shè)計流程1．創(chuàng)建工程;2．創(chuàng)建并完成設(shè)計文件;3．編譯工程;4．引腳鎖定（分配）;5．重新全編譯;6．仿真;7．配置（下載）與調(diào)試。3、QuartusPrime設(shè)計流程（以一位半加器為例）1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器（3）半加器設(shè)計總結(jié)1位半加器真值表輸入輸出ABCoSo00000101100111101位半加器原理圖根據(jù)功能設(shè)計電路實現(xiàn)電路依據(jù)真值表仿真（或測試）電路3、QuartusPrime設(shè)計流程（以一位半加器為例）1.1.1【知識準(zhǔn)備】原理圖法實現(xiàn)一位半加器（3）半加器設(shè)計總結(jié)-功能仿真和時序仿真1位半加器原理圖謝謝大家！

內(nèi)容安排1.1.1【知識準(zhǔn)備】1、FPGA概述；2、QuartusPrime設(shè)計流程概述。3、QuartusPrime設(shè)計流程（以一位半加器為例）。1.1.2【任務(wù)實施】1、一位全加器設(shè)計原理2、（一位半加器）器件的封裝與調(diào)用；3、一位全加器設(shè)計。任務(wù)1.1原理圖法實現(xiàn)一位全加器1、一位全加器設(shè)計原理操作演示輸入輸出CinABSoCo00000001100101001101100101010111001111111位全加器真值表1位全加器原理圖1.1.2【任務(wù)實施】層次化設(shè)計實現(xiàn)一位全加器（1）設(shè)計思路數(shù)學(xué)功能→真值表真值表→電路圖一位全加器數(shù)學(xué)公式描述電路功能一位半加器數(shù)學(xué)公式描述電路功能2、（一位半加器）器件的封裝與調(diào)用1.1.2【任務(wù)實施】層次化設(shè)計實現(xiàn)一位全加器（2）一位半加器的封裝與調(diào)用FPGA設(shè)計流程1．創(chuàng)建工程;2．創(chuàng)建并完成設(shè)計文件;1）一位半加器的封裝2）一位全加器的調(diào)用3．編譯工程;4．引腳鎖定（分配）;5．重新全編譯;6．仿真;7．配置（下載）與調(diào)試。3、一位全加器設(shè)計操作演示1.1.2【任務(wù)實施】層次化設(shè)計實現(xiàn)一位全加器（1）一位全加器設(shè)計操作演示FPGA設(shè)計流程1．創(chuàng)建工程;2．創(chuàng)建并完成設(shè)計文件;1）一位半加器的封裝2）一位全加器的調(diào)用3．編譯工程;4．引腳鎖定（分配）;5．重新全編譯;6．仿真;7．配置（下載）與調(diào)試。3、一位全加器設(shè)計輸入輸出CinABSoCo00000001100101001101100101010111001111111.1.2【任務(wù)實施】層次化設(shè)計實現(xiàn)一位全加器（2）一位全加器設(shè)計總結(jié)FPGA設(shè)計流程1．創(chuàng)建工程;2．創(chuàng)建并完成設(shè)計文件;1）一位半加器的封裝2）一位全加器的調(diào)用3．編譯工程;4．引腳鎖定（分配）;5．重新全編譯;6．仿真;7．配置（下載）與調(diào)試。小結(jié)：FPGA設(shè)計基本流程；QuartusPrime設(shè)計輸入方式；電路的封裝和調(diào)用任務(wù)1.1原理圖法實現(xiàn)一位全加器謝謝大家！任務(wù)1.2原理圖法實現(xiàn)十六進(jìn)制計數(shù)器任務(wù)要求軟件：QuartusPrime17.1軟件；硬件：FPGA芯片型號為EP4CE10F17C8的電路板（包含按鍵或撥碼開關(guān)、LED）。任務(wù)1.1設(shè)計、仿真、測試一位全加器電路。任務(wù)1.2設(shè)計、仿真、測試十六進(jìn)制計數(shù)器，即計數(shù)范圍為0～15。任務(wù)1.3設(shè)計、仿真、測試十進(jìn)制計數(shù)器，即計數(shù)范圍為0～9，同時將計數(shù)的結(jié)果用數(shù)碼管顯示。內(nèi)容安排1.2.1【知識準(zhǔn)備】1、十六進(jìn)制計數(shù)器原理；

2、總線式端口的四位加法器設(shè)計；3、FPGA中觸發(fā)器的特性與驗證。1.2.2【任務(wù)實施】1、總線式端口的四位D觸發(fā)器設(shè)計；2、總線式端口的十六進(jìn)制計數(shù)器設(shè)計。任務(wù)1.2原理圖法實現(xiàn)十六進(jìn)制計數(shù)器FPGA中的繪圖和Multisim的異同總結(jié)回顧相同點：都可繪圖、都可仿真、真值表是仿真的主要依據(jù)不同點：QuartusPrime里的電路設(shè)計可以直接下載到FPGA，形成真實物理電路任務(wù)1.2原理圖法實現(xiàn)十六進(jìn)制計數(shù)器1、十六進(jìn)制計數(shù)器原理1.2.1【知識準(zhǔn)備】十六進(jìn)制計數(shù)器原理與器件準(zhǔn)備（1）十六進(jìn)制計數(shù)器計數(shù)規(guī)律及剖析提問：需要什么器件？計數(shù)順序：0~1~2......~14~15~0~1......總結(jié):在上一個值的基礎(chǔ)上直接加1，周而復(fù)始加法器存儲器00000100012001030011401005010160110151111141110701111311011211001110111010109100181000+1+1+1+1+1+1+1+1+1+1+1+1+1+1+1+11、十六進(jìn)制計數(shù)器原理1.2.1【知識準(zhǔn)備】十六進(jìn)制計數(shù)器原理與器件準(zhǔn)備（2）十六進(jìn)制計數(shù)器電路框架加法器存儲器00014位全加器+CLK0000存儲器0001所需主要器件2、總線式端口的四位加法器設(shè)計1.2.1【知識準(zhǔn)備】十六進(jìn)制計數(shù)器原理與器件準(zhǔn)備（1）四位加法器設(shè)計討論數(shù)學(xué)公式描述電路功能電路主要端口電路的具體端口提問：如何實現(xiàn)四位加法器？2、總線式端口的四位加法器設(shè)計1.2.1【知識準(zhǔn)備】十六進(jìn)制計數(shù)器原理與器件準(zhǔn)備（2）四位加法器設(shè)計操作演示（直觀方式，不推薦）優(yōu)點：直觀易懂缺點：端口過多，被調(diào)用時電路間連接較為繁瑣數(shù)學(xué)公式描述電路功能操作演示2、總線式端口的四位加法器設(shè)計1.2.1【知識準(zhǔn)備】十六進(jìn)制計數(shù)器原理與器件準(zhǔn)備（3）總線式端口的四位加法器設(shè)計2、總線式端口的四位加法器設(shè)計1.2.1【知識準(zhǔn)備】十六進(jìn)制計數(shù)器原理與器件準(zhǔn)備（3）總線式端口的四位加法器設(shè)計（推薦）要訣：名稱一樣的連線，默認(rèn)連接操作演示3、FPGA中觸發(fā)器的特性與驗證1.2.1【知識準(zhǔn)備】十六進(jìn)制計數(shù)器原理與器件準(zhǔn)備3、FPGA中觸發(fā)器的特性與驗證1.2.1【知識準(zhǔn)備】十六進(jìn)制計數(shù)器原理與器件準(zhǔn)備（1）FPGA中觸發(fā)器類型《數(shù)字電子技術(shù)基礎(chǔ)》課程中介紹的觸發(fā)器類型較多，有RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器、T觸發(fā)器等。然而大多數(shù)FPGA內(nèi)部直接提供的觸發(fā)器多為D觸發(fā)器，受限于這種固定的內(nèi)部結(jié)構(gòu)，使用FPGA實現(xiàn)數(shù)字電路一般只使用D觸發(fā)器或者D觸發(fā)器的衍生電路，但這足以完成幾乎所有的電路設(shè)計，另外只用D觸發(fā)器也能保證大型電路設(shè)計時序的一致性。直接調(diào)用QuartusPrime庫提供的D觸發(fā)器器件，在“Symbol”對話框下點開“d:intelfpga/17.1/quartus/libraries/”→“primitives”→“storage”下找到dffe器件或者在搜索欄輸入“dffe”找到D觸發(fā)器器件.3、FPGA中觸發(fā)器的特性與驗證1.2.1【知識準(zhǔn)備】十六進(jìn)制計數(shù)器原理與器件準(zhǔn)備（2）FPGA中觸發(fā)器的操作演示操作演示3、FPGA中觸發(fā)器的特性與驗證1.2.1【知識準(zhǔn)備】十六進(jìn)制計數(shù)器原理與器件準(zhǔn)備（3）FPGA中觸發(fā)器的總結(jié)1．功能：存儲。2．端口：有復(fù)位/置位端子——CLRN和PRN。有使能端子——ENA。時鐘端子——CLK。

輸入數(shù)據(jù)端子——D。輸出數(shù)據(jù)端子——Q3．特點與優(yōu)先級：CLRN和PRN優(yōu)先級最高，一般只用CLRN，

當(dāng)CLRN有效時（為0），無論D、CLK、EN是何值，輸出均為0.當(dāng)CLRN無效時（為1），ENA有效時（為1），只有在CLK上升沿，D傳輸至Q并保存，CLK其時間Q保持不變；ENA有效時（為0），Q保持不變；謝謝大家！內(nèi)容安排1.2.1【知識準(zhǔn)備】1、十六進(jìn)制計數(shù)器原理；2、總線式端口的四位加法器設(shè)計；3、FPGA中觸發(fā)器的特性與驗證。1.2.2【任務(wù)實施】1、總線式端口的四位D觸發(fā)器設(shè)計；2、總線式端口的十六進(jìn)制計數(shù)器設(shè)計。任務(wù)1.2原理圖法實現(xiàn)十六進(jìn)制計數(shù)器2、總線式端口的十六進(jìn)制計數(shù)器設(shè)計1.2.2【任務(wù)實施】十六進(jìn)制計數(shù)器設(shè)計與驗證（1）設(shè)計流程十六進(jìn)制計數(shù)器設(shè)計流程第1步：創(chuàng)建工程——FPGA_U1_cnt0_15。第2步：復(fù)制文件。四位加法器（總線式）

.bdf.bsf；包含一位全加器

.bdf.bsf

包含一位半加器

.bdf.bsf四位D觸發(fā)器（總線式）.bdf.bsf。第3步：電路設(shè)計。其

他：后續(xù)仿真和測試00014位全加器+CLK0000存儲器0001操作演示2、總線式端口的十六進(jìn)制計數(shù)器設(shè)計1.2.2【任務(wù)實施】十六進(jìn)制計數(shù)器設(shè)計與驗證（2）設(shè)計總結(jié)十六進(jìn)制計數(shù)器總結(jié)觸發(fā)器的輸出Q的變化邊沿相較CLK上升沿有ns級延時。在組合邏輯電路中，通常用開關(guān)或按鍵實現(xiàn)輸入信號接入，輸出通常外接LED等顯示器件，通過按鍵控制組合邏輯輸入觀察LED陣列的變化，即可判斷電路功能是否符合設(shè)計。對于輸入時鐘信號CLK，若用開關(guān)或按鍵來實現(xiàn)，則會因為按鍵的按、松操作產(chǎn)生的電平變化信號有較多毛刺，所以不推薦使用按鍵來代替時鐘；使用外接函數(shù)信號發(fā)生器產(chǎn)生的時鐘并通過FPGA引腳輸入到本節(jié)計數(shù)器的時鐘輸入引腳是一種較好的方式。

小結(jié)：十六進(jìn)制計數(shù)器框架及原理；總線式端口；FPGA中存儲器——D觸發(fā)器的特點任務(wù)1.2原理圖法實現(xiàn)十六進(jìn)制計數(shù)器問題與思考：在本節(jié)電路設(shè)計基礎(chǔ)上，設(shè)計0-15-14-......-1-0倒計時循環(huán)計數(shù)器。設(shè)計出0~255循環(huán)計數(shù)器。謝謝大家！任務(wù)1.3原理圖法實現(xiàn)十進(jìn)制計數(shù)器顯示電路任務(wù)要求軟件：QuartusPrime17.1軟件；硬件：FPGA芯片型號為EP4CE10F17C8的電路板（包含按鍵或撥碼開關(guān)、LED）。任務(wù)1.1設(shè)計、仿真、測試一位全加器電路。任務(wù)1.2設(shè)計、仿真、測試十六進(jìn)制計數(shù)器，即計數(shù)范圍為0～15。任務(wù)1.3設(shè)計、仿真、測試十進(jìn)制計數(shù)器，即計數(shù)范圍為0～9，同時將計數(shù)的結(jié)果用數(shù)碼管顯示。內(nèi)容安排1.3.1【知識準(zhǔn)備】1、十進(jìn)制計數(shù)器原理；2、庫器件之?dāng)?shù)據(jù)比較器；3、庫器件之?dāng)?shù)據(jù)選擇器；4、庫器件之?dāng)?shù)碼管譯碼器。1.3.2【任務(wù)實施】1、（總線式端口）十進(jìn)制計數(shù)顯示電路；2、RTL視圖的打開與分析；【知識拓展】1、FPGA結(jié)構(gòu)組成之LUT和LE。任務(wù)1.3原理圖法實現(xiàn)十進(jìn)制計數(shù)器顯示電路總結(jié)回顧任務(wù)1.3原理圖法實現(xiàn)十進(jìn)制計數(shù)器顯示電路00014位全加器+CLK0000存儲器0001十六進(jìn)制計數(shù)器總線式端口及連線加之前如果是9，則加7否則+11、十進(jìn)制計數(shù)器原理1.3.1【知識準(zhǔn)備】十進(jìn)制計數(shù)顯示電路原理與器件準(zhǔn)備（1）十六進(jìn)制計數(shù)器對比十進(jìn)制計數(shù)器十六進(jìn)制計數(shù)器計數(shù)順序00000100012001030011401005010160110151111141110701111311011211001110111010109100181000+1+1+1+1+1+1+1+1+1+1+1+1+1+1+1+100000100012001030011401005010160110151111141110701111311011211001110111010109100181000+1+1+1+1+1+1+1+1+1+1+1+1+1+1+1+1需一個判定條件引申出加值不同十進(jìn)制計數(shù)器計數(shù)順序加完之后如果是10，則賦0否則+11、十進(jìn)制計數(shù)器原理1.3.1【知識準(zhǔn)備】十進(jìn)制計數(shù)顯示電路原理與器件準(zhǔn)備（1）十六進(jìn)制計數(shù)器對比十進(jìn)制計數(shù)器十六進(jìn)制計數(shù)器計數(shù)順序00000100012001030011401005010160110151111141110701111311011211001110111010109100181000+1+1+1+1+1+1+1+1+1+1+1+1+1+1+1+100000100012001030011401005010160110151111141110701111311011211001110111010109100181000+1+1+1+1+1+1+1+1+1+1+1+1+1+1+1+1需一個判定條件引申出加1或賦0十進(jìn)制計數(shù)器計數(shù)順序1、十進(jìn)制計數(shù)器原理（2）十進(jìn)制計數(shù)器方案方案1：先加、再比、最后選方案2：先比、再選、最后加判定——比較器加值——選擇器有一個判定條件1.3.1【知識準(zhǔn)備】十進(jìn)制計數(shù)顯示電路原理與器件準(zhǔn)備1、十進(jìn)制計數(shù)器原理（3）十進(jìn)制計數(shù)器所需器件加法器觸發(fā)器比較器選擇器所需器件加法器觸發(fā)器比較器選擇器所需器件數(shù)碼管譯碼器1.3.1【知識準(zhǔn)備】十進(jìn)制計數(shù)顯示電路原理與器件準(zhǔn)備2、庫器件之?dāng)?shù)據(jù)比較器（1）QuartusPrime中各種其他庫器件眾所周知，74系列數(shù)字芯片種類繁多，諸如數(shù)據(jù)比較器、數(shù)據(jù)選擇器、數(shù)碼管譯碼器、譯碼器、編碼器等各種功能的數(shù)字芯片，其中，74LS85或者74HC85均是4位數(shù)據(jù)比較器。QuartusPrime器件庫中還提供了一些其他一些更為直觀的邏輯電路。1.3.1【知識準(zhǔn)備】十進(jìn)制計數(shù)顯示電路原理與器件準(zhǔn)備2、庫器件之?dāng)?shù)據(jù)比較器（2）QuartusPrime中四位數(shù)據(jù)比較器“7485”邏輯功能1、7485是四位數(shù)據(jù)比較器，可以進(jìn)行“>””<””==”三種比較。2、7485支持級聯(lián)。如果不級聯(lián)，默認(rèn)來自低位的比較結(jié)果相等，則需給AGBI、AEBI、ALBI分別連接邏輯值0、1、0。3、如果不級聯(lián)，輸入總共為2^8=256種組合形式，顯然使用總線式端口。4、輸出總共有3種結(jié)果（A大于B、A等于B、A小于B）。數(shù)碼輸入級聯(lián)輸入輸出A3、B3A2、B2A1、B1A0、B0AGBI（A>B）ALBI（A<B）AEBI（A==B）AGBO（A>B）ALBO（A<B）AEBO（A==B）A3>B3XXXXXX100A3<B3XXXXXX010A3==B3A2>B2XXXXX100A3==B3A2<B2XXXXX010A3==B3A2==B2A1>B1XXXX100A3==B3A2==B2A1<B1XXXX010A3==B3A2==B2A1==B1A0>B0XXX100A3==B3A2==B2A1==B1A0<B0XXX010A3==B3A2==B2A1==B1A0==B0100100A3==B3A2==B2A1==B1A0==B0010010A3==B3A2==B2A1==B1A0==B0XX1001A3==B3A2==B2A1==B1A0==B0110000A3==B3A2==B2A1==B1A0==B0000110注：AGB代表A大于B；AEB代表A等于B；ALB代表A小于B。1.3.1【知識準(zhǔn)備】十進(jìn)制計數(shù)顯示電路原理與器件準(zhǔn)備2、庫器件之?dāng)?shù)據(jù)比較器（3）QuartusPrime中四位比較器“7485”邏輯功能設(shè)計1.3.1【知識準(zhǔn)備】十進(jìn)制計數(shù)顯示電路原理與器件準(zhǔn)備2、庫器件之?dāng)?shù)據(jù)比較器（3）QuartusPrime中四位比較器“7485”邏輯功能總結(jié)1.3.1【知識準(zhǔn)備】十進(jìn)制計數(shù)顯示電路原理與器件準(zhǔn)備3、庫器件之?dāng)?shù)據(jù)選擇器（1）QuartusPrime中二選一數(shù)據(jù)選擇器“21mux”邏輯功能1、圖中數(shù)據(jù)選擇器是幾選一？答：二選一。2、二選一數(shù)據(jù)選擇器數(shù)據(jù)端是幾位數(shù)據(jù)？答：四位。3、如何實現(xiàn)四位二選一數(shù)據(jù)選擇器？答：需要并聯(lián)四個“二選一數(shù)據(jù)選擇器”。輸入輸出SABY00000010010101111000101111001111二選一數(shù)據(jù)選擇器二選一數(shù)據(jù)選擇器真值表1.3.1【知識準(zhǔn)備】十進(jìn)制計數(shù)顯示電路原理與器件準(zhǔn)備3、庫器件之?dāng)?shù)據(jù)選擇器（2）四位二選一數(shù)據(jù)選擇器設(shè)計操作演示1.3.1【知識準(zhǔn)備】十進(jìn)制計數(shù)顯示電路原理與器件準(zhǔn)備3、庫器件之?dāng)?shù)據(jù)選擇器（3）四位二選一數(shù)據(jù)選擇器設(shè)計總結(jié)操作演示1.3.1【知識準(zhǔn)備】十進(jìn)制計數(shù)顯示電路原理與器件準(zhǔn)備4、庫器件之?dāng)?shù)碼管譯碼器（1）數(shù)碼管譯碼器邏輯功能注釋輸入輸出十進(jìn)制數(shù)據(jù)輸入控制端輸入數(shù)據(jù)端LTA3A2A1A0abcdefg01110000111111011X10001011000021X10010110110131X10011111100141X10100011001151X10101101101161X10110001111171X10111111000081X11000111111191X110011111011器件7448共陰極數(shù)碼管譯碼器真值表1.3.1【知識準(zhǔn)備】十進(jìn)制計數(shù)顯示電路原理與器件準(zhǔn)備7447是共陽極數(shù)碼管譯碼器7448是共陰極數(shù)碼管譯碼器4、庫器件之?dāng)?shù)碼管譯碼器（2）數(shù)碼管譯碼器設(shè)計注釋輸入輸出十進(jìn)制數(shù)據(jù)輸入控制端輸入數(shù)據(jù)端LTA3A2A1A0abcdefg01110000111111011X10001011000021X10010110110131X10011111100141X10100011001151X10101101101161X10110001111171X10111111000081X11000111111191X110011111011器件7448共陰極數(shù)碼管譯碼器真值表操作演示1.3.1【知識準(zhǔn)備】十進(jìn)制計數(shù)顯示電路原理與器件準(zhǔn)備小結(jié)1.3.1【知識準(zhǔn)備】十進(jìn)制計數(shù)顯示電路原理與器件準(zhǔn)備謝謝大家！內(nèi)容安排1.3.1【知識準(zhǔn)備】1、十進(jìn)制計數(shù)器原理；2、庫器件之?dāng)?shù)據(jù)比較器；3、庫器件之?dāng)?shù)據(jù)選擇器；4、庫器件之?dāng)?shù)碼管譯碼器。1.3.2【任務(wù)實施】1、（總線式端口）十進(jìn)制計數(shù)顯示電路；2、RTL視圖的打開與