項目1原理圖法實現(xiàn)典型邏輯電路的設(shè)計思考與練習(xí)一、填空題1．目前國際上較大的FPGA器件制造公司有英特爾（Intel）和賽靈思（Xilinx）。2．FPGA的內(nèi)部結(jié)構(gòu)一般由6部分組成，分別是：可編程輸入/輸出單元、可編程邏輯單元、底層嵌入功能單元、嵌入式塊RAM、布線資源和內(nèi)嵌專用硬核。3．目前較為流行的HDL有VerilogHDL、VHDL等。4．QuartusPrime的仿真分為功能仿真（或RTL行為級仿真）和門級仿真（或時序仿真）兩種。二、簡答題1．說明LUT基本工作原理。答：LUT即查找表（LookUpTable，LUT），F(xiàn)PGA內(nèi)部的組合邏輯功能是基于LUT方式實現(xiàn)的，查找表的本質(zhì)是一種存儲器，其物理結(jié)構(gòu)是靜態(tài)隨機(jī)存儲器（SRAM），邏輯電路的輸出狀態(tài)存儲在SRAM中，每個存儲單元都有唯一的地址編碼，邏輯電路的輸入信號作為SRAM的地址線，當(dāng)輸入信號變化時（即存儲器的輸入地址發(fā)生變化），存儲器根據(jù)輸入的地址編碼將對應(yīng)位置存儲的數(shù)據(jù)送給輸出。2．簡要論述QuartusPrime的設(shè)計輸入方式。答：QuartusPrime的設(shè)計輸入主要有：VerilogHDL/VHDL硬件描述語言設(shè)計輸入方式、AHDL輸入方式、模塊/原理圖輸入方式（BlockDiagram/SchematicFiles）、使用MegaWizardPlug-InManeger產(chǎn)生IP核/宏功能塊等方式。原理圖輸入方式有什么特點？答：原理圖輸入方式是FPGA/CPLD設(shè)計的基本方法之一，幾乎所有的設(shè)計環(huán)境都集成有原理圖輸入方法。這種設(shè)計方法直觀、易用，支撐它的是一個功能強(qiáng)大、分門別類的器件庫。由于器件庫器件通用性差，導(dǎo)致其移植性差，如更換設(shè)計實現(xiàn)的芯片型號或廠商不同時，整個原理圖需要做很大修改甚至是全部重新設(shè)計。因此，原理圖設(shè)計方式主要是一種輔助設(shè)計方式，更多地應(yīng)用于混合設(shè)計中的個別模塊設(shè)計。什么是RTL行為級仿真？答：RTL行為級仿真，也被絕大多數(shù)設(shè)計者也稱為功能仿真，這種仿真不考慮器件的延時特性。功能仿真針對設(shè)計的語法和基本功能進(jìn)行驗證，主要是為了在設(shè)計的初始階段發(fā)現(xiàn)問題。實戰(zhàn)演練1．采用原理圖輸入方式設(shè)計一個三位二進(jìn)制全加器并進(jìn)行測試。答：三位二進(jìn)制全加器原理圖如答案圖1-1所示，三位二進(jìn)制全加器功能仿真結(jié)果見答案圖1-2所示。具體設(shè)計見附帶習(xí)題工程文件夾“FPGA_U1_3fulladder”。答案圖1-1三位二進(jìn)制全加器原理圖答案圖1-2三位二進(jìn)制全加器功能仿真結(jié)果2．設(shè)計一個5～9循環(huán)計數(shù)器。答：5～9循環(huán)計數(shù)器原理圖如答案圖1-3所示，5～9循環(huán)計數(shù)器功能仿真結(jié)果見答案圖1-4所示。具體設(shè)計見附帶習(xí)題工程文件夾“FPGA_U1_cnt5_9”。答案圖1-35～9循環(huán)計數(shù)器原理圖答案圖1-45～9循環(huán)計數(shù)器功能仿真結(jié)果3．按照十進(jìn)制計數(shù)器方案1的結(jié)構(gòu)圖完成電路設(shè)計。答：十進(jìn)制計數(shù)器方案1原理圖如答案圖1-5所示，十進(jìn)制計數(shù)器方案1功能仿真結(jié)果見答案圖1-6所示。具體設(shè)計見附帶習(xí)題工程文件夾“FPGA_U1_cnt0_9”。答案圖1-5十進(jìn)制計數(shù)器方案1原理圖答案圖1-6十進(jìn)制計數(shù)器方案1功能仿真結(jié)果

項目2典型邏輯電路的VerilogHDL設(shè)計思考與練習(xí)一、簡答題1．模塊module由幾個部分組成?答：VerilogHDL模塊結(jié)構(gòu)位于module和endmodule關(guān)鍵字之間，每個VerilogHDL程序包括4個主要部分：模塊聲明（包含“module模塊名稱;”與“endmodule”）、端口定義、數(shù)據(jù)/信號類型聲明和邏輯功能定義。常見的端口方向分為幾種?答：端口是模塊與外界連接和通信的信號線，有3種常用端口方向，分別是input、output以及inout。模塊中的邏輯功能定義可以由哪幾類語句或語句塊組成?它們出現(xiàn)的順序會不會影響功能的描述?答：VerilogHDL邏輯功能定義是模塊中最核心的部分，歸類方式較多，以下是一種歸類方式，通?？梢允褂?種不同的方式描述模塊實現(xiàn)的邏輯功能。分別是：結(jié)構(gòu)化描述方式、數(shù)據(jù)流描述方式、行為級描述方式、混合描述方式。以上四種描述方式出現(xiàn)的順序一般不影響功能的描述。最基本的VerilogHDL變量有幾種類型?答：VerilogHDL中有3種常用數(shù)據(jù)類型，分別是net（線網(wǎng)）、register（寄存器）和parameter（參數(shù)）。reg型和wire型變量/信號的差別是什么?答：行為級描述中的被賦值的變量/信號一般需要定義為reg型，結(jié)構(gòu)化描述方式和數(shù)據(jù)流描述方式中被賦值變量/信號一般需要定義為wire型。wire型字面含義是“線網(wǎng)”，而reg型字面含義是“寄存器”，但是被定義為reg型不一定是寄存器電路，而寄存器電路一般均是reg型。被連續(xù)賦值語句（assign）賦值的變量/信號能否是reg類型?答：不能。簡要說明阻塞賦值與非阻塞賦值的區(qū)別。答：阻塞賦值用“=”符號表示，非阻塞賦值用“<=”符號表示。從語法角度看，阻塞賦值是在上升沿來臨前，計算always內(nèi)部右側(cè)所有的賦值語句，若某個賦值語句中左側(cè)值變化了，則將變化的左側(cè)值再代入其他賦值語句，等上升沿來臨后更新；而非阻塞賦值則可以理解為，上升沿來臨前always內(nèi)部右側(cè)所有的賦值語句僅計算一次，等上升沿來臨后更新。對于同一個設(shè)計任務(wù)，無論阻塞賦值還是非阻塞賦值均可以達(dá)到同樣的目的，但代碼表面的區(qū)別可能較大，只是設(shè)計習(xí)慣的區(qū)別。“使用阻塞賦值語句設(shè)計組合邏輯電路，使用非阻塞賦值語句設(shè)計時序邏輯電路”這一方式足以應(yīng)對幾乎所有的設(shè)計，這也是絕大多數(shù)工程師的一種通用習(xí)慣。在always模塊中被賦值的變量能否是wire型?如果不能是wire型，那么一般應(yīng)該是什么類型?它們表示的一定是實際的寄存器電路嗎?答：不能，一般是reg型。always中被賦值的變量或信號表示的不一定是實際的寄存器，例如使用always結(jié)合case語句設(shè)計的譯碼器組合邏輯電路，或者使用always結(jié)合if語句設(shè)計的選擇器及其衍生的組合邏輯電路。四位十進(jìn)制計數(shù)器和四位十六進(jìn)制計數(shù)器分別需要幾個LUT和D觸發(fā)器來實現(xiàn)？答：四位十進(jìn)制計數(shù)器和四位十六進(jìn)制計數(shù)器基本結(jié)構(gòu)是4輸入4輸出的組合邏輯電路和四位D觸發(fā)器。不同F(xiàn)PGA的LUT輸入端口數(shù)不同，以CycloneIV系列的FPGA為例，其內(nèi)部的LUT是4輸出1輸出的LUT，需要4個LUT來實現(xiàn)四位十進(jìn)制計數(shù)器和四位十六進(jìn)制計數(shù)器的組合邏輯部分，同時均需要4個D觸發(fā)器。總結(jié)：實現(xiàn)四位十進(jìn)制計數(shù)器和四位十六進(jìn)制計數(shù)器需要4個LUT和4個D觸發(fā)器來實現(xiàn)，即需要4個LE來實現(xiàn)。實戰(zhàn)演練1．使用VerilogHDl語言設(shè)計如圖2-53所示的電路。答：為了更為清晰的依據(jù)電路圖設(shè)計程序，對電路圖中的內(nèi)部信號進(jìn)行命名，如答案圖2-1所示，名稱分別為S0_N、S1_N、T0、T1、T2、T3。答案圖2-1內(nèi)部信號命名依據(jù)答案圖2-1設(shè)計程序，參考代碼如下，功能仿真結(jié)果如答案圖2-2所示，由仿真結(jié)果可見，這是一個四選一數(shù)據(jù)選擇器。具體設(shè)計見附帶習(xí)題工程文件夾“U2_No1”。//項目2，實戰(zhàn)演練第1題moduleU2_No1( inputwireS0, inputwireS1, inputwireD0, inputwireD1, inputwireD2, inputwireD3, outputwireY);wireS0_N,S1_N,T0,T1,T2,T3; assignS0_N=!S0; assignS1_N=!S1; assignT0=S0_N&S1_N&D0; assignT1=S0&S1_N&D1; assignT2=S0_N&S1&D2; assignT3=S0&S1&D3; assignY=T0|T1|T2|T3;endmodule答案圖2-2實戰(zhàn)演練第1題功能仿真結(jié)果2．編寫VerilogHDL代碼設(shè)計一個3人表決器，實現(xiàn)功能2人及以上同意，表決通過，輸出“1”，否則輸出“0”。答：3人表決器，使用case語句便于實現(xiàn)，參考代碼如下。具體設(shè)計見附帶習(xí)題工程文件夾“U2_No2”。//項目2，實戰(zhàn)演練第2題,3人表決器moduleFPGA_Vote( inputwire[2:0]A, outputregVote);always@(*)begin case(A) 3'b000:Vote=1'b0; 3'b001:Vote=1'b0; 3'b010:Vote=1'b0; 3'b011:Vote=1'b1; 3'b100:Vote=1'b0; 3'b101:Vote=1'b1; 3'b110:Vote=1'b1; 3'b111:Vote=1'b1; default:; endcaseendendmodule3．VerilogHDL描述一個帶進(jìn)位輸入、進(jìn)位輸出的8位全加器。端口：A、B為加數(shù)，Ci為進(jìn)位輸入，S為加法和，Co為進(jìn)位輸出。答：8位全加器，使用算數(shù)運算符便于實現(xiàn)，輸出的加法和S和進(jìn)位輸出Co使用位拼接符進(jìn)行整合，參考代碼如下。具體設(shè)計見附帶習(xí)題工程文件夾“U2_No3”。//項目2，實戰(zhàn)演練第3題,8位全加器moduleFPGA_8fulladder( inputwireCi, inputwire[7:0]A, inputwire[7:0]B, outputwire[7:0]S, outputwireCo);assign{Co,S}=A+B+Ci;endmodule4．設(shè)計四選一數(shù)據(jù)選擇器，并給該電路后加一級D觸發(fā)器。答：四選一數(shù)據(jù)選擇器可以使用if語句或者case語句進(jìn)行實現(xiàn)，任取一種即可，考慮到選擇分支有4個，case語句實現(xiàn)效果更佳，包含D觸發(fā)器的四選一數(shù)據(jù)選擇器的參考代碼如下。具體設(shè)計見附帶習(xí)題工程文件夾“U2_No4”。//項目2，實戰(zhàn)演練第4題,包含D觸發(fā)器的四選一數(shù)據(jù)選擇器moduleFPGA_Mux41(inputwireclk,inputwirerst_n,inputwireEn,inputwire[1:0]S,inputwireA,inputwireB,inputwireC,inputwireD,outputregY);always@(posedgeclkornegedgerst_n)if(rst_n==1'b0)//復(fù)位 Y<=1'b0;elsebegin if(En==1'b1)//不復(fù)位但使能，在上升沿更新 case(S) 2'b00:Y=A; 2'b01:Y=B; 2'b10:Y=C; 2'b11:Y=D; default:; endcase else//不復(fù)位也不使能，即保持 Y<=1'b0;endendmodule5．設(shè)計表2-9所示寄存順序的環(huán)形計數(shù)器，異步復(fù)位，復(fù)位時計數(shù)器中的值為4'b0001。答：表2-9所示的環(huán)形計數(shù)器輸出共4位二進(jìn)制，有7種數(shù)字?？梢允褂庙椖?介紹的方法先實現(xiàn)1個0~7計數(shù)器，然后再使用case語句進(jìn)行轉(zhuǎn)換實現(xiàn)表2-9所示的環(huán)形計數(shù)器，最后再環(huán)形計數(shù)器后添加一級D觸發(fā)器，參考代碼如下。具體設(shè)計見附帶習(xí)題工程文件夾“U2_No5”。//項目2，實戰(zhàn)演練第5題,環(huán)形計數(shù)器moduleFPGA_RingCnt( inputwireclk, inputwirerst_n, inputwireEn, outputreg[3:0]Cnt_Ring);reg[2:0]cnt0_6;always@(posedgeclkornegedgerst_n)begin if(!rst_n) cnt0_6<=3'd0; elsebegin if(En==1'b1)/**********組合邏輯開始***********/ cnt0_6<=(cnt0_6<3'd6)?(cnt0_6+3'd1):3'd0;/**//**********組合邏輯結(jié)束***********/ else cnt0_6<=cnt0_6; endendalways@(posedgeclkornegedgerst_n)begin if(!rst_n) Cnt_Ring<=4'b0001; elsebegin if(En==1'b1) case(cnt0_6) 3'd0:Cnt_Ring=4'b0001; 3'd1:Cnt_Ring=4'b0010; 3'd2:Cnt_Ring=4'b0100; 3'd3:Cnt_Ring=4'b1000; 3'd4:Cnt_Ring=4'b0100; 3'd5:Cnt_Ring=4'b0010; 3'd6:Cnt_Ring=4'b0001; default:Cnt_Ring=4'b0000; endcase else Cnt_Ring<=Cnt_Ring; endendendmodule

項目3分頻計數(shù)顯示綜合系統(tǒng)思考與練習(xí)簡答題1．使用ModelSim對一個現(xiàn)成的組合邏輯電路進(jìn)行仿真，需要進(jìn)行哪些操作？答：在設(shè)計好組合邏輯電路后，通過一下操作可以完成仿真。（1）在QuartusPrime下設(shè)置仿真軟件：在QuartusPrime中將仿真方式設(shè)置為聯(lián)合仿真模式ModelSim-Altera，以便QuartusPrime明確是調(diào)用自帶仿真工具還是第三方仿真軟件。（2）在QuartusPrime下指定ModelSim路徑：設(shè)定ModelSim的安裝路徑，以便QuartusPrime可以訪問ModelSim。（3）在QuartusPrime下設(shè)計測試激勵.vt文件：在QuartusPrime中自動生成測試激勵模板.vt文件，并修改內(nèi)容和文件名稱。（4）在QuartusPrime下指定仿真所需測試激勵.vt文件：在QuartusPrime中指定所采用的測試激勵.vt文件名稱及其所在路徑。（5）在QuartusPrime下啟動ModelSim仿真：根據(jù)設(shè)計需要或流程啟動功能仿真或時序仿真。啟動后，設(shè)計者根據(jù)實際情況，在ModelSim添加內(nèi)部信號、調(diào)整信號顯示格式等進(jìn)行仿真分析。2．時序仿真和功能仿真的區(qū)別有哪些？各有什么優(yōu)缺點？答：FPGA設(shè)計流程中的驗證包括電路仿真和測試，而仿真分為功能仿真和時序仿真。仿真是指使用設(shè)計軟件包對已實現(xiàn)的設(shè)計進(jìn)行完整的測試，并模擬電路在實際物理環(huán)境下的工作情況，以確保HDL描述的電路能夠滿足設(shè)計者的最初意圖。功能仿真是指僅對邏輯功能進(jìn)行模擬測試，以明確其實現(xiàn)的功能是否滿足原設(shè)計的要求，仿真過程沒有加入時序信息，不涉及具體器件的硬件特性，如延時特性等，因此又稱為前仿真，是一種理想狀態(tài)下的仿真。時序仿真則是在HDL可以滿足設(shè)計者功能要求的基礎(chǔ)上，在布局布線后，提取有關(guān)的器件延時、連線延時等時序參數(shù)信息，并在此基礎(chǔ)上進(jìn)行的仿真，也稱為后仿真，是接近于器件真實工作狀態(tài)的一種仿真。3．時序約束的作用是什么？時序約束主要用于規(guī)范設(shè)計的時序行為，表達(dá)設(shè)計者期望滿足的時序條件，指導(dǎo)綜合和布局布線階段的優(yōu)化算法等。時序約束至少有以下作用。（1）提高設(shè)計電路的工作頻率。（2）獲得正確的時序分析報告。（3）指定FPGA/CPLD引腳位置與電氣標(biāo)準(zhǔn)。4．某FPGA內(nèi)部的是4輸入1輸出LUT，分析實現(xiàn)一位半加器需要幾個LUT？實現(xiàn)本項目中的數(shù)碼管譯碼器的組合邏輯部分需要幾個LUT？答：一位半加器是一種2輸入1輸出的組合邏輯電路，顯然使用1個4輸入1輸出LUT即可實現(xiàn)。項目3中的數(shù)碼管譯碼器的組合邏輯部分是4輸入8輸出的組合邏輯電路，可以看做8個4輸入1輸出的組合邏輯電路，每個4輸入1輸出的組合邏輯電路需要1個LUT實現(xiàn)。因此，實現(xiàn)數(shù)碼管譯碼器的組合邏輯部分這種4輸入8輸出的組合邏輯電路，總共需要8個4輸入1輸出LUT。（注：因為項目3中的數(shù)碼管譯碼器的組合邏輯部分輸出信號中有一位恒定是邏輯0，因此實際7個4輸入1輸出LUT即可實現(xiàn)。）實戰(zhàn)演練1．使用ModelSim對項目2的一位半加器組合邏輯電路進(jìn)行功能仿真和時序仿真。答：按照3.1.2節(jié)介紹的內(nèi)容，對項目2的一位半加器工程進(jìn)行設(shè)置，使用的測試激勵文件代碼如下，進(jìn)行功能仿真和時序仿真。一位半加器ModelSim功能仿真結(jié)果如答案圖3-1所示，一位半加器ModelSim時序仿真結(jié)果如答案圖3-2所示（進(jìn)行時序仿真建議分配引腳）。具體設(shè)計見附帶習(xí)題工程文件夾“U3_No1”。//項目3，實戰(zhàn)演練第1題,一位半加器測試激勵文件`timescale1ns/1psmoduleFPGA_U2_halfadder_V2_tb();regA;regB;wireCo;wireSo;FPGA_U2_halfadder_V2i1( .A(A), .B(B), .Co(Co), .So(So));initialbegin A<=1'b0; B<=1'b0;endalwaysbegin#20A<=~A;endalwaysbegin#10B<=~B;endendmodule答案圖3-1一位半加器ModelSim功能仿真結(jié)果答案圖3-2一位半加器ModelSim時序仿真結(jié)果2．使用ModelSim對項目2的二選一數(shù)據(jù)選擇器組合邏輯電路進(jìn)行功能仿真和時序仿真。答：按照3.1.2節(jié)介紹的內(nèi)容，對項目2的二選一數(shù)據(jù)選擇器工程進(jìn)行設(shè)置，使用的測試激勵文件代碼如下，進(jìn)行功能仿真和時序仿真。二選一數(shù)據(jù)選擇器ModelSim功能仿真結(jié)果如答案圖3-3所示，二選一數(shù)據(jù)選擇器ModelSim時序仿真結(jié)果如答案圖3-4所示（進(jìn)行時序仿真建議分配引腳）。具體設(shè)計見附帶習(xí)題工程文件夾“U3_No2”。//項目3，實戰(zhàn)演練第2題,二選一數(shù)據(jù)選擇器測試激勵文件`timescale1ns/1psmoduleFPGA_U2_1mux21_V1_tb();regDataA_in;regDataB_in;regS;wireY_out;FPGA_U2_1mux21_V1i1( .DataA_in(DataA_in), .DataB_in(DataB_in), .S(S), .Y_out(Y_out));initialbegin S<=1'b0; DataA_in<=1'b0; DataB_in<=1'b0;endalwaysbegin#40S<=~S;endalwaysbegin#20DataA_in<=~DataA_in;endalwaysbegin#10DataB_in<=~DataB_in;endendmodule答案圖3-3二選一數(shù)據(jù)選擇器ModelSim功能仿真結(jié)果答案圖3-4二選一數(shù)據(jù)選擇器ModelSim時序仿真結(jié)果3．使用ModelSim完成數(shù)碼管譯碼器電路的功能仿真與時序仿真。答：按照3.1.2節(jié)介紹的內(nèi)容，對（項目2）數(shù)碼管譯碼器工程進(jìn)行設(shè)置，數(shù)碼管譯碼器設(shè)計電路如下。具體設(shè)計見附帶習(xí)題工程文件夾“U3_No3”。//項目3，實戰(zhàn)演練第3題,數(shù)碼管譯碼器電路設(shè)計文件moduleled8s(inputwire clk_in,inputwire rst_n,inputwire[3:0]num_i,outputreg[7:0]LED8S_o);//verilog數(shù)碼管譯碼器電路描述always@(posedgeclk_inornegedgerst_n)if(!rst_n) LED8S_o<=8'b0000_0000;elsebegin case(num_i)/*共陰極數(shù)碼管-abcdefgdp*/ 4'h0:beginLED8S_o<=8'b1111_1100;end 4'h1:beginLED8S_o<=8'b0110_0000;end 4'h2:beginLED8S_o<=8'b1101_1010;end 4'h3:beginLED8S_o<=8'b1111_0010;end 4'h4:beginLED8S_o<=8'b0110_0110;end 4'h5:beginLED8S_o<=8'b1011_0110;end 4'h6:beginLED8S_o<=8'b1011_1110;end 4'h7:beginLED8S_o<=8'b1110_0000;end 4'h8:beginLED8S_o<=8'b1111_1110;end 4'h9:beginLED8S_o<=8'b1111_0110;end 4'ha:beginLED8S_o<=8'b1110_1110;end 4'hb:beginLED8S_o<=8'b0011_1110;end 4'hc:beginLED8S_o<=8'b1001_1100;end 4'hd:beginLED8S_o<=8'b0111_1010;end 4'he:beginLED8S_o<=8'b1001_1110;end 4'hf:beginLED8S_o<=8'b1000_1110;end endcaseendendmodule使用的測試激勵文件代碼如下，進(jìn)行功能仿真和時序仿真。數(shù)碼管譯碼器ModelSim功能仿真結(jié)果如答案圖3-5所示，數(shù)碼管譯碼器ModelSim時序仿真結(jié)果如答案圖3-6所示（進(jìn)行時序仿真建議分配引腳）。具體設(shè)計見附帶習(xí)題工程文件夾“U3_No3”。//項目3，實戰(zhàn)演練第3題,數(shù)碼管譯碼器測試激勵文件`timescale1ns/1psmoduleled8s_tb();regclk_in;reg[3:0]num_i;regrst_n;wire[7:0]LED8S_o;led8si1( .LED8S_o(LED8S_o), .clk_in(clk_in), .num_i(num_i), .rst_n(rst_n));initialbeginclk_in<=1'b0;rst_n<=1'b0; num_i<=4'd0;#100rst_n<=1'b1;endalwaysbegin#5clk_in<=~clk_in; #15num_i<=num_i+4'd1;endendmodule答案圖3-5數(shù)碼管譯碼器ModelSim功能仿真結(jié)果答案圖3-6數(shù)碼管譯碼器ModelSim時序仿真結(jié)果4．使用QuartusPrime的TimeQuestTimingAnalyzer工具分析3.1.2節(jié)cnt_modelsim電路的最高工作頻率。答：參考3.4.2節(jié)的時序約束的操作方法1——界面設(shè)置方法，對3.1.2節(jié)cnt_modelsim電路進(jìn)行時序約束，答案圖3-7所示的CreateClock”對話框是一種示例的參數(shù)設(shè)置方法。答案圖3-8所示的“Slow1200mV85CModel”內(nèi)嵌對話框可以看出，cnt_modelsim電路受限于FPGA引腳的最高切換頻率，因此其最高工作頻率為250MHz。具體設(shè)計見附帶習(xí)題工程文件夾“U3_No4”。答案圖3-7“CreateClock”對話框答案圖3-8“Slow1200mV85CModel”內(nèi)嵌對話框5．參考分頻計數(shù)顯示綜合系統(tǒng)的設(shè)計，完成4個LED的流水燈設(shè)計，要求每0.5s切換一次花型，從左至右依次亮一個。讀者也可自行設(shè)計LED的個數(shù)和花型。提示：修改數(shù)碼管譯碼器電路的case語句及相關(guān)信號位寬即可。答：在3.3.1節(jié)的“二、綜合電路單文件設(shè)計流程”部分介紹的分頻計數(shù)顯示綜合系統(tǒng)的電路工程中直接進(jìn)行修改，代碼如下。具體設(shè)計見附帶習(xí)題工程文件夾“U3_No5”。//項目3，實戰(zhàn)演練第5題,4個LED的流水燈設(shè)計文件moduleU3_3_1_Disp0to9_top(inputwire sys_clk,inputwire sys_rst_n,outputreg[3:0]LED4S_o);//NO1：分頻器電路：50MHz--->2Hz，時序邏輯電路regclk_1Hz;reg[24:0]cnt_div_r;always@(posedgesys_clkornegedgesys_rst_n)if(!sys_rst_n)begin cnt_div_r<=0; clk_1Hz<=0;endelsebegin if(cnt_div_r==25'd49_999)begin cnt_div_r<=cnt_div_r+1; clk_1Hz<=~clk_1Hz; end elseif(cnt_div_r==25'd24_999_999)begin cnt_div_r<=0; clk_1Hz<=~clk_1Hz; end elsebegin cnt_div_r<=cnt_div_r+1; clk_1Hz<=clk_1Hz; endend//NO2:任意計數(shù)器reg[3:0]cnt_0to9;always@(posedgeclk_1Hzornegedgesys_rst_n)if(!sys_rst_n)begin cnt_0to9<=2'd0;endelsebegin if(cnt_0to9==2'd3) cnt_0to9<=2'd0; else cnt_0to9<=cnt_0to9+2'd1;end//NO3：流水燈電路always@(posedgeclk_1Hzornegedgesys_rst_n)if(!sys_rst_n) LED4S_o<=8'b0000_0000;elsebegin case(cnt_0to9) 2'd0:beginLED4S_o<=4'b0001;end 2'd1:beginLED4S_o<=4'b0010;end 2'd2:beginLED4S_o<=4'b0100;end 2'd3:beginLED4S_o<=4'b1000;end endcaseendendmodule

項目4高速信號發(fā)生器思考與練習(xí)一、填空題1．10位DAC器件可以產(chǎn)生1024種幅度的電壓或電流。2．一個線性度理想的12位DAC器件，輸入全0和輸入全1對應(yīng)的輸出電壓值分為5V和-5V，輸入的12位二進(jìn)制數(shù)字值每增加1，對應(yīng)輸出電壓值變化0.009765625V。3．圖4-11中，假設(shè)輸入時鐘頻率為50MHz，產(chǎn)生的正弦波頻率是312500Hz。若將計數(shù)器的計數(shù)范圍從0～31修改為0～49，對應(yīng)的相位-幅度查找表電路也進(jìn)行相應(yīng)的修改，輸出正弦波頻率是200000Hz。二、簡答題簡述IP核中軟核、硬核、固核的區(qū)別。答：IP核分為3類：軟核、硬核、固核。IP軟核（HDL）一般指的是用硬件描述語言描述的功能塊，它并不涉及用什么具體電路元器件實現(xiàn)這些功能，軟核的代碼直接參與設(shè)計的編譯流程，就像設(shè)計者編寫的HDL代碼一樣。IP硬核（版圖形式）是指已經(jīng)經(jīng)過驗證的設(shè)計版圖，在EDA設(shè)計領(lǐng)域中具有特殊的含義。IP硬核的優(yōu)點是具有可預(yù)見性、針對特定工藝、功耗和尺寸進(jìn)行了優(yōu)化、易于實現(xiàn)IP核保護(hù)。IP固核（網(wǎng)表形式）是軟核與硬核的一個折中，它只對描述功能中一些比較關(guān)鍵的路徑進(jìn)行預(yù)先的布局布線，而其他部分仍然可以任由編譯器進(jìn)行相關(guān)優(yōu)化處理。實戰(zhàn)演練1．圖4-11的設(shè)計是將一個正弦波相位0～2π進(jìn)行了32等分，若將0～2π進(jìn)行128等分，繪制和圖4-11類似的電路框架，并設(shè)計、仿真電路。提示：繪制電路框架應(yīng)特別注意端口和信號位寬。答：修相位累加器后的正弦波信號發(fā)生器電