SoC設(shè)計方法與實現(xiàn)可測性設(shè)計(3)第十章SoC設(shè)計方法與實現(xiàn)存儲器的內(nèi)建自測自建測試技術(shù)內(nèi)容大綱邊界掃描技術(shù)存儲器測試的問題存儲器本身的物理結(jié)構(gòu)密度很大。對存儲器的測試受到片外引腳的限制，從片外無法通過端口直接訪問存儲器。SoC的存儲器的種類繁多：SRAM、DRAM、ROM、Flash。存儲器的測試時間越來越長。自建測試技術(shù)（BIST)有效地解決了存儲器測試問題。BIST的基本概念通過在存儲器周圍加入額外的電路（矢量生成器、BIST控制器和響應(yīng)分析器），產(chǎn)生片上測試矢量，并進(jìn)行自動測試比較。在芯片內(nèi)部完成對存儲器的測試，大大減少測試時間。通過芯片I/O輸出測試結(jié)果（正確與否）及出錯的位置和相應(yīng)的測試矢量。存儲器的故障模型與測試矢量生成存儲器的故障模型在一個單元發(fā)生跳變的時候（進(jìn)行寫操作），影響到周邊單元的內(nèi)容變化。

示例：耦合故障臨近圖形敏感存儲器的故障模型存儲器的故障模型與數(shù)字邏輯的故障模型有著顯著的不同單元固定故障狀態(tài)跳變故障單元耦合故障主要的存儲器的故障模型臨近圖形敏感故障地址譯碼故障數(shù)據(jù)保留故障存儲器的測試矢量生成算法基于存儲器的故障模型生成測試矢量棋盤式圖形算法March數(shù)據(jù)保留測試主要測試算法示例：棋盤式圖形算法相鄰的單元寫入不同的0和1示例：單端口SRAM測試矢量:5,A,0,F邊界掃描測試技術(shù)節(jié)約系統(tǒng)電路測試時間和測試成本芯片級調(diào)試對芯片內(nèi)部進(jìn)行測試和調(diào)試。使芯片工作在正常功能模式，通過輸入端輸入測試矢量，并通過觀察串行移位的輸出響應(yīng)。板級測試檢測集成電路和PCB之間的互連。發(fā)現(xiàn)元件是否丟失或者擺放錯誤，同時可以檢測引腳的開路和短路故障，電路版的相互影響。系統(tǒng)級測試在板級集成后，通過對板上CPLD或者Flash的在線編程，實現(xiàn)系統(tǒng)級測試以及軟件開發(fā)。示例：板級芯片的互連測試邊界掃描測試標(biāo)準(zhǔn)1990年成為IEEE標(biāo)準(zhǔn)，即IEEE1149.1，也稱為JTAG(JointTestActionGroup)標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)規(guī)定了邊界掃描的測試端口、測試結(jié)構(gòu)和操作指令。IEEE1149.1規(guī)定的邊界掃描結(jié)構(gòu)TAP控制器指令譯碼使邊界掃描系統(tǒng)進(jìn)入相應(yīng)的測試模式產(chǎn)生該模式下所需的各個控制信號寄存器組邊界掃描寄存器旁路寄存器標(biāo)志寄存器指令寄存器JTAG端口定義TCK：TestClockTMS：TestModeSelectTDI：TestDataInTDO：TestDataOutTRST（可選）：TestRest邊界