第6章數(shù)字邏輯基礎(chǔ)

6.1數(shù)字電路概述在時(shí)間上和數(shù)值上都是連續(xù)變化的信號(hào)，稱為模擬信號(hào)。在時(shí)間上和數(shù)值上都是離散（變化不連續(xù)）的信號(hào)，稱為數(shù)字信號(hào)。主要特點(diǎn)：⑴內(nèi)部晶體管主要工作在飽和導(dǎo)通或截止?fàn)顟B(tài)；⑵只有二種狀態(tài)：高電平和低電平，便于數(shù)據(jù)處理；

⑶抗干擾能力強(qiáng)。其原因是高低電平間容差較大，幅度較小的干擾不足以改變信號(hào)的有無(wú)狀態(tài)；

⑷電路結(jié)構(gòu)相對(duì)簡(jiǎn)單，功耗較低，便于集成；⑸在計(jì)算機(jī)系統(tǒng)中得到廣泛應(yīng)用。6.2數(shù)制與編碼

6.2.1二進(jìn)制數(shù)和十六進(jìn)制數(shù)⒈十進(jìn)制數(shù)（DeCimalNumber）

有10個(gè)數(shù)碼，逢十進(jìn)一。

10i-1、10i-2、…、101、100稱為十進(jìn)制數(shù)各數(shù)位的權(quán)。例如，1234＝1×103+2×102+3×101+4×100⒉二進(jìn)制數(shù)（BinaryNumber）只有兩個(gè)數(shù)碼：0和1；進(jìn)位規(guī)則是“逢二進(jìn)一”；尾綴用B表示，一般不能省略。2i-1、2i-2、…、21、20稱為二進(jìn)制數(shù)各數(shù)位的權(quán)。例如，10101011B＝1×27+0×26+1×25+0×24+1×23+0×22+1×21+1×20＝171二進(jìn)制數(shù)優(yōu)點(diǎn)：①只有兩個(gè)數(shù)碼0和1，可代表兩種狀態(tài)，用電路實(shí)現(xiàn)。②基本運(yùn)算規(guī)則簡(jiǎn)單，操作方便。

缺點(diǎn)：數(shù)值較大時(shí)，位數(shù)過(guò)多，不便于書(shū)寫(xiě)和識(shí)別。⒊十六進(jìn)制數(shù)（HexadeCimalNumber）有16個(gè)數(shù)碼：0、1、…、9、A、B、C、D、E、F。其中A、B、C、D、E、F分別代表10、11、12、13、14、15。進(jìn)位規(guī)則是“逢十六進(jìn)一”。

尾綴用H表示，一般不能省略。16i-1、16i-2、…、161、160稱為十六進(jìn)制數(shù)各位的權(quán)。例如，ABH＝10×161+11×160＝160+11＝171特點(diǎn)：與二進(jìn)制數(shù)相比，大大縮小了位數(shù)，縮短了字長(zhǎng)。一個(gè)4位二進(jìn)制數(shù)只需要用1位十六進(jìn)制數(shù)表示，轉(zhuǎn)換極其方便。⒋不同進(jìn)制數(shù)間相互轉(zhuǎn)換⑴二進(jìn)制數(shù)、十六進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)

展開(kāi)相加例如：10101011B＝1×27+0×26+1×25+0×24+1×23+0×22+1×21+1×20＝171ABH＝10×161+11×160＝160+11＝171⑵十進(jìn)制整數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)除2取余法【例6-1】將十進(jìn)制數(shù)41轉(zhuǎn)換為二進(jìn)制數(shù)。余數(shù)低位高位11220251210022002411120解：41＝101001B⑶十進(jìn)制整數(shù)轉(zhuǎn)換為十六進(jìn)制數(shù)除16取余法【例6-2】將十進(jìn)制數(shù)8125轉(zhuǎn)換為十六進(jìn)制數(shù)。解：8125＝1FBDH⑷二進(jìn)制數(shù)與十六進(jìn)制數(shù)相互轉(zhuǎn)換按對(duì)應(yīng)關(guān)系相互代換⒌二進(jìn)制數(shù)加減運(yùn)算⑴二進(jìn)制數(shù)加法運(yùn)算運(yùn)算規(guī)則：

①0+0＝0 ②0+1＝1+0＝1③1+1＝10，向高位進(jìn)位1運(yùn)算方法：相同權(quán)位對(duì)齊，從低到高逐位相加。【例6-5】計(jì)算10100101B+11000011B解：因此，10100101B＋11000011B＝101101000B⑵二進(jìn)制數(shù)減法運(yùn)算運(yùn)算規(guī)則：

①0-0＝0 ②1-0＝1 ③1-1＝0④0-1＝1，向高位借位1運(yùn)算方法：相同權(quán)位對(duì)齊，從低到高逐位相減。不夠減時(shí)向高位借1當(dāng)2。

【例6-6】計(jì)算10100101B–11000011B解：

因此，10100101B–11000011B＝11100010B（借位1）⑶二進(jìn)制數(shù)移位左移時(shí)，若低位移進(jìn)位為0，相當(dāng)于該二進(jìn)制數(shù)乘2；右移時(shí)，若高位移進(jìn)位為0，移出位作廢，相當(dāng)于該二進(jìn)制數(shù)除以2。6.2.2BCD碼

BCD碼也稱為二-十進(jìn)制代碼，其中8421BCD碼最為常用。

8421BCD碼用[N]8421BCD表示，常簡(jiǎn)化為[N]BCD。⒈編碼方法每4位以內(nèi)按二進(jìn)制進(jìn)位；4位與4位之間按十進(jìn)制進(jìn)位。4位二進(jìn)制數(shù)16種狀態(tài)中，1010、1011、1100、1101、1110和1111六種狀態(tài)舍去不用，且不允許出現(xiàn)，這6種數(shù)碼稱為非法碼或冗余碼。

⒉轉(zhuǎn)換關(guān)系⑴BCD碼與十進(jìn)制數(shù)相互轉(zhuǎn)換只需把數(shù)符0～9與0000～1001對(duì)應(yīng)互換。⑵BCD碼與二進(jìn)制數(shù)相互轉(zhuǎn)換

不能直接轉(zhuǎn)換，需先轉(zhuǎn)換為十進(jìn)制數(shù)，然后再轉(zhuǎn)換。【例6-9】將二進(jìn)制數(shù)01000011B轉(zhuǎn)換為8421BCD碼。解：01000011B＝67＝[01100111]BCD⑶注意事項(xiàng)：不能將BCD碼誤認(rèn)為二進(jìn)制碼例：[01100111]BCD與01100111B二進(jìn)制碼01100111B=103，而[01100111]BCD=67。顯然，兩者是不一樣的。顯然，兩者是不一樣的。6.3邏輯代數(shù)基礎(chǔ)

6.3.1基本邏輯運(yùn)算

⒈與邏輯和與運(yùn)算（AND）⑴邏輯關(guān)系只有當(dāng)決定某種結(jié)果的條件全部滿足時(shí)，這個(gè)結(jié)果才能產(chǎn)生。⑵邏輯表達(dá)式F＝A·B＝AB

⑶運(yùn)算規(guī)則①0·0＝0②0·1＝1·0＝0③1·1＝1有0出0，全1出1。⑷邏輯電路符號(hào)⒉或邏輯和或運(yùn)算（OR）⑴邏輯關(guān)系決定某種結(jié)果的條件中，只需其中一個(gè)條件滿足，這個(gè)結(jié)果就能產(chǎn)生。

⑵邏輯表達(dá)式F＝A+B⑶運(yùn)算規(guī)則①0+0＝0②0+1＝1+0＝1③1+1＝1有1出1，全0出0。

⑷邏輯電路符號(hào)⒊非邏輯和非運(yùn)算⑴邏輯關(guān)系即條件和結(jié)果總是相反。

⑵邏輯表達(dá)式⑶運(yùn)算規(guī)則①A＝0，F(xiàn)＝1②A＝1，F(xiàn)＝0⑷邏輯電路符號(hào)⒋復(fù)合邏輯運(yùn)算多種邏輯運(yùn)算組合在一起時(shí)，其運(yùn)算次序應(yīng)按如下規(guī)則進(jìn)行：①有括號(hào)時(shí)，先括號(hào)內(nèi)，后括號(hào)外；②有非號(hào)時(shí)應(yīng)先進(jìn)行非運(yùn)算；③同時(shí)有邏輯與和邏輯或時(shí)，應(yīng)先進(jìn)行與運(yùn)算。6.3.2邏輯代數(shù)

⒈邏輯代數(shù)的基本定律⒉邏輯代數(shù)三項(xiàng)規(guī)則⑴代入規(guī)則任一邏輯等式，若將等式兩邊同一變量代之以一個(gè)邏輯函數(shù)，則等式仍然成立。

⑵反演規(guī)則若將原函數(shù)F中的原變量變?yōu)榉醋兞?，反變量變?yōu)樵兞?，“·”變?yōu)椤埃?，“＋”變?yōu)椤啊ぁ?，?”變?yōu)椤?”，“0”變?yōu)椤?”，則得到的新函數(shù)為原函數(shù)的反函數(shù)。⑶對(duì)偶規(guī)則若將邏輯函數(shù)中的“·”變?yōu)椤埃?，“＋”變?yōu)椤啊ぁ?，?”變?yōu)椤?”，“0”變?yōu)椤?”，則得到的新函數(shù)與原來(lái)的函數(shù)成對(duì)偶關(guān)系。⒊邏輯代數(shù)常用公式如果二個(gè)乘積項(xiàng)，其中一個(gè)乘積項(xiàng)的部分因子恰是另一個(gè)乘積項(xiàng)的補(bǔ)，則該乘積項(xiàng)中的這部分因子是多余的。如果二個(gè)乘積項(xiàng)中的部分因子互補(bǔ)，其余部分相同，則可合并為公有因子。如果兩個(gè)乘積項(xiàng)中的部分因子互補(bǔ)（例如A和），而這兩個(gè)乘積項(xiàng)中的其余因子（例如B和C）都是第三乘積項(xiàng)中的因子，則這個(gè)第三乘積項(xiàng)是多余的（例如BC）。6.4邏輯函數(shù)

6.4.1邏輯函數(shù)及其表示方法

⒈邏輯函數(shù)定義輸入輸出變量為邏輯變量的函數(shù)稱為邏輯函數(shù)。F＝f（A、B、C、…）⒉邏輯函數(shù)的表示方法⑴真值表真值表是將輸入邏輯變量各種可能的取值和相應(yīng)的函數(shù)值排列在一起而組成的表格。n個(gè)邏輯變量可列出2n種狀態(tài)，按0→（2n-1）排列，既不能遺漏，又不能重復(fù)。例：三人多數(shù)表決邏輯。設(shè)三人為A、B、C，同意為1，不同意為0；表決為Y，有2人或2人以上同意，表決通過(guò)，通過(guò)為1，否決為0。⑵邏輯表達(dá)式

用各邏輯變量相互間與、或、非邏輯運(yùn)算組合表示的邏輯函數(shù)。如上述三人多數(shù)表決通過(guò)的邏輯表達(dá)式為：上式表示，A、B、C三人在投票值為011、101、110、111時(shí)表決通過(guò)，即Y＝1。書(shū)寫(xiě)方法：把真值表中邏輯值為1的所有項(xiàng)相加（邏輯或）；每一項(xiàng)中，A、B、C的關(guān)系為“與”，變量值為1時(shí)取原碼，變量值為0時(shí)取反碼。最小項(xiàng)：所有輸入變量的組合稱為最小項(xiàng)最小項(xiàng)特點(diǎn)：①每項(xiàng)都包括了所有輸入邏輯變量；②每個(gè)邏輯變量均以原變量或反變量形式出現(xiàn)一次。最小項(xiàng)表達(dá)式：F（A、B、C、…）＝∑mi

將最小項(xiàng)按序編號(hào)，并使其編號(hào)值與變量組合值對(duì)應(yīng)一致，記作mi。如上述三人多數(shù)表決邏輯表達(dá)式中出現(xiàn)的最小項(xiàng)為m3、m5、m6和m7

。最小項(xiàng)表達(dá)式為：Y＝F（A、B、C、…）＝∑m（3，5，6，7）=m3+m5+m6+m7⑶邏輯電路圖

用規(guī)定的邏輯電路符號(hào)連接組成的電路圖。例：圖6-8為三人多數(shù)表決邏輯電路圖。⑷卡諾圖卡諾圖是按一定規(guī)則畫(huà)出的方格圖，是真值表的另一種形式，主要用于化簡(jiǎn)邏輯函數(shù)。

⑸波形圖波形圖是邏輯函數(shù)輸入變量每一種可能出現(xiàn)的取值與對(duì)應(yīng)的輸出值按時(shí)間順序依次排列的圖形，也稱為時(shí)序圖。例：圖6-9為三人多數(shù)表決邏輯函數(shù)波形圖。⒊邏輯函數(shù)相等概念若兩個(gè)邏輯函數(shù)具有相同的真值表，則該兩個(gè)邏輯函數(shù)相等。若兩個(gè)邏輯函數(shù)具有相同的真值表，則該兩個(gè)邏輯函數(shù)相等。6.4.2公式法化簡(jiǎn)邏輯函數(shù)

⒈并項(xiàng)法利用AB＋＝A，消去一個(gè)互補(bǔ)的變量。

⒉吸收法利用A＋AB＝A，吸收多余的乘積項(xiàng)。說(shuō)明：若多個(gè)乘積項(xiàng)中有一個(gè)單獨(dú)變量，那末其余含有該變量原變量的乘積項(xiàng)都可以被吸收。⒊消去法

利用A＋＝A＋B，消去多余因子。說(shuō)明：若多個(gè)乘積項(xiàng)中有一個(gè)是單獨(dú)變量，且其余乘積項(xiàng)中含有該變量的反變量因子，則該反變量因子可以消去。

⒋配項(xiàng)法6.4.3卡諾圖化簡(jiǎn)邏輯函數(shù)

⒈卡諾圖根據(jù)真值表按相鄰原則排列而成的方格圖。

特點(diǎn)：⑴n變量卡諾圖有2n個(gè)方格，每個(gè)方格對(duì)應(yīng)一個(gè)最小項(xiàng)；⑵相鄰兩個(gè)方格所代表的最小項(xiàng)只有一個(gè)變量不同；3變量和4變量卡諾圖：⒉合并卡諾圈⑴3變量卡諾圈合并⑵4變量卡諾圈合并⒊卡諾圖化簡(jiǎn)邏輯函數(shù)化簡(jiǎn)規(guī)則：①卡諾圈內(nèi)的1方格應(yīng)盡可能多，卡諾圈越大，消去的乘積項(xiàng)數(shù)越多。但卡諾圈內(nèi)的1方格個(gè)數(shù)必須為2n個(gè)，即2、4、8、16等，不能是其他數(shù)字。②卡諾圈的個(gè)數(shù)應(yīng)盡可能少，卡諾圈數(shù)即與或表達(dá)式中的乘積項(xiàng)數(shù)。③每個(gè)卡諾圈中至少有一個(gè)1方格不屬于其它卡諾圈。④不能遺漏任何一個(gè)1方格。若某個(gè)1方格不能與其它1方格合并，可單獨(dú)作為一個(gè)卡諾圈；⑶根據(jù)化簡(jiǎn)后的卡諾圖寫(xiě)出與或邏輯表達(dá)式【例6-20】化簡(jiǎn)：F（ABCD）＝∑m（0，1，3，5，6，9，11，12，13，15），寫(xiě)出其最簡(jiǎn)與或表達(dá)式。解：⑴畫(huà)出卡諾圖，如圖6-14a所示；⑵化簡(jiǎn)卡諾圖6.5集成門電路

6.5.1TTL集成門電路TTL是三極管-三極管邏輯（Transistor-TransistorLogic）集成門電路，是雙極型器件組成的門電路。TTL門電路總體可分為54系列和74系列：54系列為滿足軍用要求設(shè)計(jì)，工作溫度范圍-50°C～+125°C；74系列為滿足民用要求設(shè)計(jì)，工作溫度范圍0°C～+70°C。每一大系列中又可分為以下幾個(gè)子系列：⑴74系列（基本型）⑵74L系列（低功耗）⑶74H系列（高速）⑷74S系列（肖特基）⑸74LS系列（低功耗肖特基）⑹74AS系列（先進(jìn)高速肖特基）⑺74ALS系列（先進(jìn)低功耗肖特基）⒈電路組成和工作原理由三部分組成：輸入級(jí)、中間級(jí)和輸出級(jí)。⒉外部特性和主要參數(shù)⑴電壓傳輸特性指空載時(shí)，輸出電壓與輸入電壓間的函數(shù)關(guān)系。當(dāng)uI>UTH時(shí)，uO＝UOL；當(dāng)uI<UTH時(shí)，uO＝UOH。74LS系列門電路：閾值電壓：UTH≈1V；輸出高電平：UOH≈3.4V；輸出低電平：UOL≈0.35V。⑶輸入特性74LS系列門電路：輸入低電平最大值：UILmax＝0.8V；輸入高電平最小值UIHmin＝2V；關(guān)門電阻：ROFF≈4.2kΩ；開(kāi)門電阻：RON≈6.3kΩ。⑷噪聲容限高電平噪聲容限UNH＝UOHmin-UIHmin

低電平噪聲容限UNL＝UILmax-UOLmax74LS系列門電路：UNH＝0.7V；

UNL＝0.3V。⑸靜態(tài)動(dòng)耗PD維持高低電平不變時(shí)的最大功耗。74LS系列門電路，PD<2mW。⑹傳輸延遲時(shí)間tpd

74LS系列門電路，tpd<10ns。⒊集電極開(kāi)路門（OC門）符號(hào)：主要作用：⑴實(shí)現(xiàn)“線與”功能；⑵實(shí)現(xiàn)電平轉(zhuǎn)換；⑶用作驅(qū)動(dòng)電路⒋三態(tài)門（TSL門）輸出狀態(tài)除高、低電平外，還有第三種狀態(tài)：高阻態(tài)（或稱禁止態(tài)）。符號(hào)：▽輸出控制端EN有效時(shí)，門電路允許輸出；EN無(wú)效時(shí)，門電路呈高阻態(tài)。主要用于總線分時(shí)傳送電路信號(hào)。6.5.2CMOS集成門電路CMOS器件屬單極型器件，主要特點(diǎn)是輸入阻抗