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Microelectronics微電子概論與新進展集成電路設(shè)計基礎(chǔ)篇目錄123集成電路設(shè)計流程版圖設(shè)計方法及設(shè)計規(guī)則電子設(shè)計自動化工具4專用集成電路設(shè)計及SoC設(shè)計v西工大微電子學院School

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Microelectronics一、技術(shù)背景3集成電路設(shè)計特點一、集成電路設(shè)計流程集成電路設(shè)計：根據(jù)電路要實現(xiàn)的功能，正確選擇電路結(jié)構(gòu)、工藝平臺、設(shè)計規(guī)則，保證采用的電路規(guī)模最小、芯片面積較小、設(shè)計周期最短、設(shè)計成本最低，從而設(shè)計出滿足要求的集成電路前仿真：EDA工具采用理想化的器件模型通過數(shù)值計算模擬電路功能，一般只能檢查電路設(shè)計的功能是否達到要求，對性能指標也只能進行初步評估，但是可以確定電路是否完全滿足設(shè)計要求后仿真：根據(jù)工藝廠商提供的設(shè)計規(guī)則和器件制備的掩膜版文件進行集成電路制造的掩膜版設(shè)計，設(shè)計者先根據(jù)集成電路結(jié)構(gòu)、設(shè)計規(guī)則和集成電路版圖設(shè)計方法進行版圖設(shè)計，然后對設(shè)計的版圖進行后仿真，并將后仿真和前仿真結(jié)果進行對比，當后仿真結(jié)果與前仿真結(jié)果差距較大時，設(shè)計者需要重新設(shè)計集成電路或版圖，直至后仿真結(jié)果達到設(shè)計要求功能設(shè)計電路結(jié)構(gòu)確定電路描述電路仿真(前仿真）版圖設(shè)計版圖仿真（后仿真）集成電路功能數(shù)字集成電路模擬集成電路數(shù)?；旌想娐方M合邏輯電路、時序邏輯電路、寄存器等模塊放大器、濾波器、比較器、反饋電路、基準源電路等模塊模擬/數(shù)字轉(zhuǎn)換器電路ADC和數(shù)字/模擬轉(zhuǎn)換器電路DACv西工大微電子學院School

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Microelectronics一、技術(shù)背景4模擬集成電路設(shè)計流程一、集成電路設(shè)計流程模擬集成電路的設(shè)計一般要經(jīng)過電路圖輸入、電路仿真、版圖設(shè)計、版圖驗證、寄生參數(shù)提取、版圖仿真和流片等環(huán)節(jié)，具體步驟如下：根據(jù)需求定義電路功能和性能指標，設(shè)計者根據(jù)電路功能和性能指標需求對電路進行定義，包括模塊的劃分和選取采用EDA工具進行電路圖輸入，包括PSpice、HSPICE、ALPS-GT軟件完成電路圖輸入后進行電路仿真，根據(jù)電路仿真結(jié)果分析電路性能。EDA工具主要通過器件模型將規(guī)模龐大的電路圖轉(zhuǎn)化為等效的數(shù)值方程組，并通過求解數(shù)值方程組來獲得電路性能版圖設(shè)計：真實集成電路物理情況的平面幾何形狀描述，芯片每一步加工的圖形由光刻版控制，而每層光刻版的圖形就是版圖，版圖也是設(shè)計者將最終的輸出交付給工藝廠商的制造圖紙版圖驗證和寄生參數(shù)提取：在版圖設(shè)計過程中同時進行的，主要驗證設(shè)計者設(shè)計的版圖是否正確，同時還要檢查版圖中的電氣連接是否與電路圖中的設(shè)計一致流片：在版圖設(shè)計完成后，設(shè)計者將設(shè)計文件交給工藝廠商進行芯片制造的過程v西工大微電子學院School

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Microelectronics一、技術(shù)背景5數(shù)字電路設(shè)計流程一、集成電路設(shè)計流程數(shù)字集成電路的設(shè)計流程和模擬集成電路基本上相同，也需要經(jīng)過電路圖輸入、版圖設(shè)計、流片等環(huán)節(jié)，習慣上將數(shù)字集成電路設(shè)計流程分為前端設(shè)計和后端設(shè)計前端設(shè)計仿真驗證邏輯綜合靜態(tài)時序分析HDL編程形式驗證硬件描述語言編程：由于數(shù)字集成電路規(guī)模龐大，通常采用現(xiàn)成的IP單元進行電路描述，因此使用HDL編程使功能成為代碼的形式后進行電路描述仿真驗證：檢驗編碼設(shè)計是否符合規(guī)則、電路仿真結(jié)果是否滿足設(shè)計要求，包括ModelSim、NC-Verilog軟件邏輯綜合：將HDL代碼映射到具體的工藝上加以實現(xiàn)，并生成能夠符合設(shè)定目標參數(shù)的門電路。邏輯綜合的仿真稱為門級仿真，邏輯綜合工具可以把HDL描述轉(zhuǎn)化為門級網(wǎng)表。門級網(wǎng)表使用門電路及門電路之間的連接來描述電路，它是產(chǎn)生版圖的自動布局布線工具的輸入靜態(tài)時序分析：驗證電路的建立時間和保持時間是否違例，靜態(tài)時序分析完成后會生成時序報告形式驗證：對邏輯綜合后的門級網(wǎng)表進行功能驗證，將功能驗證后的HDL設(shè)計和邏輯綜合后的門級網(wǎng)表進行比對，檢查門級網(wǎng)表在邏輯綜合過程中是否改變了HDL描述的電路功能，包括Formality軟件v西工大微電子學院School

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Microelectronics一、技術(shù)背景6數(shù)字電路設(shè)計流程一、集成電路設(shè)計流程后端設(shè)計布局規(guī)劃時鐘樹綜合布線可測性設(shè)計寄生參數(shù)提取版圖驗證流片可測性設(shè)計DFT：通過插入掃描鏈訪問和控制芯片內(nèi)部的觸發(fā)器，包括DFTCompiler軟件布局規(guī)劃：完成各個模塊的擺放，布局規(guī)劃的好壞直接影響電路的面積、功耗、延遲等。需要根據(jù)前端設(shè)計所給的數(shù)據(jù)流向，了解設(shè)計中各個模塊之間的交互、各個時鐘之間的關(guān)系等信息，規(guī)劃模塊的位置和模塊接口的位置，包括Astro軟件時鐘樹綜合：時鐘樹的布線，保證時鐘的一致性。時鐘信號是數(shù)字集成電路中最長、最復(fù)雜的信號，從一個時鐘源到達各個時序元器件的終端節(jié)點形成了一個樹狀結(jié)構(gòu)。包括PhysicalCompiler軟件布線：使各個單元互連，包括全局布線、總線布線、詳細布線、手動優(yōu)化、添加防護、金屬填充、天線效應(yīng)修復(fù)、光刻修復(fù)等，通常是EDA工具自動完成，包括Astro軟件寄生參數(shù)提?。禾崛〖纳鷧?shù)后并對其進行驗證，排除寄生參數(shù)對芯片功能的影響。包括Star-RCXT軟件版圖物理驗證：檢查版圖是否符合設(shè)計規(guī)則、是否符合工藝要求；版圖中的電氣連接是否和門級電路一致；電氣規(guī)則是否符合要求，如短路和開路等電氣規(guī)則違例檢查。包括Hercules軟件目錄123集成電路設(shè)計流程版圖設(shè)計方法及設(shè)計規(guī)則電子設(shè)計自動化工具4專用集成電路設(shè)計及SoC設(shè)計v西工大微電子學院School

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Microelectronics一、技術(shù)背景8版圖設(shè)計方法二、版圖設(shè)計方法及設(shè)計規(guī)則版圖是集成電路設(shè)計和制造之間的橋梁，將電路圖或HDL綜合生成的門級電路映射成與工藝制造對應(yīng)的圖形，以便工藝廠商將圖形通過特定工藝映射到晶圓上從而完成芯片制造版圖中包含集成電路的器件類型、器件尺寸、器件之間的相對位置及各個器件之間的連接關(guān)系等相關(guān)物理信息版圖設(shè)計全自動設(shè)計半自動設(shè)計人工設(shè)計全自動設(shè)計半自動設(shè)計人工設(shè)計自動化程度100%自動化部分自動化完全手動速度分鐘級小時~天級天~周級設(shè)計質(zhì)量一般，需要后續(xù)優(yōu)化較高，結(jié)合工具效率與人工經(jīng)驗最高，依賴設(shè)計師水平適用場景標準化單元混合信號電路等定制化模擬電路EDA工具SynopsysICCompilerCadenceVirtuoso手工繪制優(yōu)勢節(jié)省時間平衡效率與靈活性靈活性高全自動設(shè)計：完全由EDA工具自動生成版圖，無需人工干涉半自動設(shè)計：EDA工具生成基礎(chǔ)結(jié)構(gòu)，人工優(yōu)化關(guān)鍵部分人工設(shè)計：設(shè)計師手動完成所有版圖繪制和優(yōu)化v西工大微電子學院School

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Microelectronics一、技術(shù)背景9CMOS工藝流程和版圖設(shè)計二、版圖設(shè)計方法及設(shè)計規(guī)則N阱版圖與工藝流程N阱光刻：通過N阱掩膜版在Si/SiO2襯底上采用光刻、刻蝕工藝形成N阱窗口，在SiO2層的隔離下，通過離子注入N型雜質(zhì)形成器件的N阱區(qū)域有源區(qū)版圖與工藝流程有源區(qū)層制備：通常將MOS管的源區(qū)、漏區(qū)、溝道合稱為有源區(qū)，有源區(qū)掩膜版主要用于制造硅局部氧化和薄氧。掩膜版的封閉圖形內(nèi)形成薄氧，封閉圖形外形成局部氧化多晶硅柵層版圖與工藝流程多晶硅柵層制備：作為MOS管的柵極，首先淀積多晶硅柵，然后利用掩膜版通過光刻形成多晶硅柵區(qū)域，最后刻蝕多余的多晶硅形成器件的柵極v西工大微電子學院School

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Microelectronics一、技術(shù)背景10CMOS工藝流程和版圖設(shè)計二、版圖設(shè)計方法及設(shè)計規(guī)則P選擇層版圖與工藝流程P選擇層制備：通過離子注入實現(xiàn)器件的源漏區(qū)域，首先涂光刻膠，利用P選擇掩膜版通過光刻、刻蝕工藝形成離子注入?yún)^(qū)域，然后在該區(qū)域離子注入P+型雜質(zhì)N選擇層版圖與工藝流程N選擇層制備：在N阱區(qū)域中重摻雜N+雜質(zhì)，從而在N阱區(qū)域形成良好的歐姆接觸，其制備過程與P選擇層相同多晶硅柵層版圖與工藝流程接觸孔層制備：使所有有源區(qū)和多晶硅柵區(qū)形成金屬接觸。首先淀積一層SiO2，然后利用接觸孔掩膜版采用光刻、刻蝕工藝形成接觸孔區(qū)域v西工大微電子學院School

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Microelectronics一、技術(shù)背景11CMOS工藝流程和版圖設(shè)計二、版圖設(shè)計方法及設(shè)計規(guī)則金屬層制備：在接觸孔處淀積金屬形成器件的電極。首先淀積一層金屬，然后利用金屬層掩膜版采用光刻、刻蝕等工藝去掉不需要的金屬從而形成器件電極N阱下CMOS反相器版圖及工藝流程金屬層版圖及工藝流程上述主要為N阱PMOS版圖及工藝，CMOS反相器整體版圖及工藝流程如右圖所示v西工大微電子學院School

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Microelectronics一、技術(shù)背景12版圖設(shè)計規(guī)則二、版圖設(shè)計方法及設(shè)計規(guī)則版圖設(shè)計規(guī)則：設(shè)計者在繪制版圖時需要遵循的規(guī)則。有了版圖的設(shè)計規(guī)則，設(shè)計者不需要完全了解工藝條件就可以完成準確的版圖繪制，而工藝工程師也不需要完全了解電路設(shè)計原理就可以成功制備出電路版圖設(shè)計規(guī)則目的：使芯片尺寸在盡可能小的前提下，避免出現(xiàn)線條寬度偏差和不同層掩膜版套準偏差可能帶來的問題，盡可能提高芯片成品率版圖設(shè)計規(guī)則λ設(shè)計規(guī)則微米設(shè)計規(guī)則λ設(shè)計規(guī)則：以工藝水平的特征尺寸為基礎(chǔ)，主要限制線寬偏離理想特征尺寸的上限及掩膜版之間的最大套準偏差。微米設(shè)計規(guī)則：根據(jù)實際工藝水平對版圖中的所有幾何尺寸進行精確的規(guī)定，各幾何尺寸之間沒有必然聯(lián)系λ設(shè)計規(guī)則微米設(shè)計規(guī)則定義基于比例因子λ的抽象規(guī)則，尺寸與工藝無關(guān)基于實際物理尺寸μm，與具體工藝綁定靈活性可通過調(diào)整λ適應(yīng)不同工藝節(jié)點僅適用于特定工藝(0.18μm等）精度控制相對粗略，依賴比例縮放精確，直接指定最小線寬、間距等應(yīng)用場景學術(shù)研究、教學、早期工藝無關(guān)設(shè)計工業(yè)化生產(chǎn)（如芯片制造）、特定工藝節(jié)點流片v西工大微電子學院School

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Microelectronics一、技術(shù)背景13版圖設(shè)計失配問題二、版圖設(shè)計方法及設(shè)計規(guī)則版圖設(shè)計匹配：在集成電路設(shè)計過程中，有些模塊需要其中的幾個器件完全一致，即對稱性良好，符合這樣的要求就是匹配版圖設(shè)計失配：是不能保證工藝制備出來的器件具有良好的對稱性，包括系統(tǒng)失配和隨機失配隨機失配：由于設(shè)計、工藝或環(huán)境中的確定性因素導(dǎo)致的器件參數(shù)偏差，具有可預(yù)測性和重復(fù)性。通常由非理想制造條件、版圖布局不對稱、或外部干擾引起失配原因系統(tǒng)失配隨機失配系統(tǒng)失配梯度效應(yīng)接觸孔電阻率刻蝕率變化系統(tǒng)失配：由制造過程中的不可控隨機波動引起的器件參數(shù)差異，具有統(tǒng)計特性且無法通過設(shè)計完全消除工藝偏差擴散區(qū)影響工藝偏差：實際工藝中的擴散、刻蝕、淀積等工序會引入幾何擴張或收縮，導(dǎo)致實際工藝制備的圖形與掩膜版圖形有偏差梯度效應(yīng)：由于晶圓不同部位的質(zhì)量不同，再加上溫度、壓力、梯度效應(yīng)等因素，即使在同一生產(chǎn)條件下，晶圓上不同點分布的差異也很明顯接觸孔電阻率變化：工藝中實際接觸孔大小與掩膜版接觸孔大小有偏差，導(dǎo)致接觸孔電阻率發(fā)生變化刻蝕率變化：工藝中刻蝕率的變化會導(dǎo)致刻蝕精度偏差，從而影響刻蝕窗口擴散區(qū)影響：工藝中離子注入、擴散等工序會導(dǎo)致擴散區(qū)的雜質(zhì)橫向擴散v西工大微電子學院School

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Microelectronics一、技術(shù)背景14版圖匹配方法二、版圖設(shè)計方法及設(shè)計規(guī)則版圖匹配方法基本原則：需求匹配的器件彼此靠近、注意周圍器件、保持匹配的器件的方向一致根器件法根器件法：通常在電阻版圖繪制中使用，需要選擇一個根器件一般選擇中間值的電阻作為根器件，如果選擇電阻為1k?

的電阻作為根器件，則2k?

電阻需要兩個根器件串聯(lián)，250?

電阻需要四個根器件并聯(lián)交叉法交叉法：主要用在結(jié)構(gòu)完全相同的幾個器件之間，它可以使需要匹配的器件對稱排列交叉法適用于W/L值較大的器件的對稱性分布，將一個器件拆分成若干器件并將其串聯(lián)就可以實現(xiàn)其對稱分布v西工大微電子學院School

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Microelectronics一、技術(shù)背景15版圖匹配方法二、版圖設(shè)計方法及設(shè)計規(guī)則版圖匹配方法基本原則：需求匹配的器件彼此靠近、注意周圍器件、保持匹配的器件的方向一致虛設(shè)器件法虛設(shè)器件法：保護核心結(jié)構(gòu)，使其不會受到工藝的影響例如，在刻蝕工藝中，腐蝕對位于兩側(cè)的器件的影響會比位于中間的器件大，此時可在位于兩側(cè)的器件旁邊添加虛擬器件，因為這個虛擬器件不與核心結(jié)構(gòu)進行電連接，所以它不會對核心結(jié)構(gòu)產(chǎn)生影響共心-四方交叉法共心-四方交叉法：使需要匹配的器件圍繞公共的中心點放置，共心法可以降低熱梯度或工藝中存在的線性梯度熱梯度：由芯片上的一個發(fā)熱點產(chǎn)生的，會使周圍器件的電特性發(fā)生變化目錄123集成電路設(shè)計流程版圖設(shè)計方法及設(shè)計規(guī)則電子設(shè)計自動化工具4專用集成電路設(shè)計及SoC設(shè)計v西工大微電子學院School

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Microelectronics一、技術(shù)背景17EDA技術(shù)的發(fā)展三、電子設(shè)計自動化工具電子設(shè)計自動化EDA工具：利用CAD軟件完成超大規(guī)模集成電路設(shè)計的工具，相關(guān)CAD軟件包括ECAD和TCAD早期階段發(fā)展階段成熟階段自動化階段CAD(1970年）CAE（1980年）EDA（1990年）ESDA早期階段：CAD階段，集成電路已經(jīng)進入了中小規(guī)模時代，研究者采用CAD軟件進行電路圖的編輯、基本功能的仿真，以及物理版圖的繪制、功能驗證發(fā)展階段：計算機輔助工程CAE階段，在該階段EDA工具的自動布局布線是一個重大突破。這個階段的EDA工具除了能幫助設(shè)計者仿真電路性能外，還能幫助其進行時序分析、故障分析成熟階段：EDA階段，有了完善的EDA技術(shù)，設(shè)計者就可以采用“自頂向下”的設(shè)計理念，對復(fù)雜的電路系統(tǒng)使用可讀性較強的高級語言進行描述。EDA技術(shù)可以直接在頂層通過高級語言仿真電路性能，并能通過綜合手段將高級語言轉(zhuǎn)化為門級網(wǎng)表自動化階段：現(xiàn)階段EDA技術(shù)面臨著超大規(guī)模、高度復(fù)雜、低功耗系統(tǒng)設(shè)計的挑戰(zhàn)，下一代電子系統(tǒng)設(shè)計自動化ESDA技術(shù)特點是可以容納更復(fù)雜的系統(tǒng)，支持更加抽象的設(shè)計方法，如更高抽象層次的行為級設(shè)計、更高級的語言描述v西工大微電子學院School

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Microelectronics一、技術(shù)背景18集成電路設(shè)計EDA工具三、電子設(shè)計自動化工具主流的集成電路設(shè)計的EDA工具主要有Cadence公司和Synopsys公司開發(fā)的EDA軟件Synopsys工具用途Astro為超深亞微米集成電路進行設(shè)計優(yōu)化、布局布線開發(fā)的工具，可以實現(xiàn)在0.1μm及以下工藝線仿真5000萬門、時鐘頻率千兆赫茲的集成電路DFT包含功能強大的掃描式可測性設(shè)計分析、綜合和驗證技術(shù)，可以使設(shè)計者在設(shè)計前期迅速且方便地實現(xiàn)高質(zhì)量的測試分析，確保同時滿足時序要求和測試覆蓋率要求TetraMAX自動測試向量生成工具，針對不同的設(shè)計，其可以在最短的時間內(nèi)生成具有最高故障覆蓋率的最小測試向量集Vera主要負責對集成電路進行高效、智能、高層次的功能驗證VCS編譯型Verilog模擬器，被廣泛用于數(shù)字系統(tǒng)設(shè)計、驗證和仿真PowerCompiler提供簡便的功耗優(yōu)化服務(wù)，能夠自動將設(shè)計的功耗最小化，提供綜合前的功耗預(yù)估服務(wù)，讓設(shè)計者可以更好地規(guī)劃功耗分布，在短時間內(nèi)完成低功耗設(shè)計Cadence分類工具板級電路設(shè)計ConceptHDL原理圖設(shè)計輸入工具、CheckPlusHDL原理圖設(shè)計規(guī)則檢查工具、SPECTRAQuestEngineerPCB版圖布局規(guī)劃工具系統(tǒng)級無線設(shè)計HDS硬件系統(tǒng)設(shè)計工具、Wireless無線電技術(shù)標準系統(tǒng)級驗證工具、VCC虛擬設(shè)計工具包邏輯設(shè)計與驗證Verilog-Xl仿真器、LeapfrogVHDL仿真器、AffirmaNCVerilog仿真器、Verifault-XL故障仿真器時序驅(qū)動的深亞微米設(shè)計SE布局布線器、CT-GEN時鐘樹生成工具、Vampire驗證工具全定制集成電路設(shè)計VirtusoSchematicComposer混合輸入原理圖輸入工具、VirtusoLayoutEditor版圖編輯工具、AffirmaSpectra高級電路仿真器、Dracula驗證和參數(shù)提取工具v西工大微電子學院School

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Microelectronics一、技術(shù)背景19器件設(shè)計TCAD工具三、電子設(shè)計自動化工具Sentaurus仿真半導(dǎo)體器件流程TCAD：半導(dǎo)體器件設(shè)計對應(yīng)的EDA工具，包括Synopsys公司開發(fā)的SentaurusTCAD等，下面以Sentaurus為例介紹器件設(shè)計流程工藝仿真：模擬實際半導(dǎo)體制造工藝（如離子注入、刻蝕、退火），生成器件的摻雜分布和幾何結(jié)構(gòu)。工具：SentaurusProcess器件結(jié)構(gòu)設(shè)計：基于工藝仿真結(jié)果或手動設(shè)計，生成器件的精確幾何和網(wǎng)格模型。工具：SentaurusStructureEditorSDE器件特性仿真：模擬器件的電學、熱學或光學特性。工具：SentaurusDevice可視化觀察：對仿真結(jié)果進行可視化分析和數(shù)據(jù)提取目錄123集成電路設(shè)計流程版圖設(shè)計方法及設(shè)計規(guī)則電子設(shè)計自動化工具4專用集成電路設(shè)計及SoC設(shè)計v西工大微電子學院School

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Microelectronics一、技術(shù)背景21專用集成電路設(shè)計四、專用集成電路設(shè)計及SoC設(shè)計專用集成電路設(shè)計ASIC：根據(jù)特定用戶的特定需求而專門設(shè)計、制造的集成電路特點：面向用戶的特定需求，其在批量生產(chǎn)時與通用集成電路相比具有體積小、功耗低、可靠性高、性能更高、保密性增強、成本低等優(yōu)點常用ASIC方法包含全定制法、半定制法和可編程邏輯法，具體如下：ASIC方法全定制法半定制法可編程邏輯