第7章半導(dǎo)體存儲(chǔ)器和可編程邏輯器件7.1半導(dǎo)體存儲(chǔ)器概述7.2隨機(jī)存取存儲(chǔ)器(RAM)7.3只讀存儲(chǔ)器(ROM)7.4閃速存儲(chǔ)器(FlashMemory)7.5高速緩沖存儲(chǔ)器7.6可編程邏輯器件概述7.7高密度可編程器件概述 7.1半導(dǎo)體存儲(chǔ)器概述

7.1.1存儲(chǔ)器的分類

1.按存儲(chǔ)介質(zhì)分類

存儲(chǔ)器按存儲(chǔ)介質(zhì)的不同，可分為以下幾種：

(1)半導(dǎo)體存儲(chǔ)器，用半導(dǎo)體器件做成的存儲(chǔ)器。按制造工藝又可把半導(dǎo)體存儲(chǔ)器分為雙極型、CMOS型、HMOS型等類別。

(2)磁表面存儲(chǔ)器:用磁性材料做成的存儲(chǔ)器,如磁盤存儲(chǔ)器和磁帶存儲(chǔ)器等。

(3)光表面存儲(chǔ)器:用光學(xué)材料做成的存儲(chǔ)器，如光盤存儲(chǔ)器。

2.按其用途和使用方式分類

存儲(chǔ)器按照它的用途和使用方式的不同，可分為以下幾種：

(1)主存儲(chǔ)器(MainMemory)：指通過(guò)系統(tǒng)總線直接與CPU相連、具有一定容量、存取速度快的存儲(chǔ)器。主存儲(chǔ)器是計(jì)算機(jī)的重要組成部分，與CPU一起構(gòu)成計(jì)算機(jī)的主機(jī)，它設(shè)在計(jì)算機(jī)內(nèi)部，因此又被稱為內(nèi)部?jī)?chǔ)存器(簡(jiǎn)稱“內(nèi)存”)。CPU可直接對(duì)內(nèi)存進(jìn)行訪問(wèn)，計(jì)算機(jī)要執(zhí)行的程序和要處理的數(shù)據(jù)等都必須事先調(diào)入內(nèi)存后方可被CPU讀取并執(zhí)行。由于內(nèi)存空間受到地址線位數(shù)的限制，因此內(nèi)存的容量有一定的限制。

(2)輔助存儲(chǔ)器(SecondaryMemory)：指通過(guò)接口電路與系統(tǒng)相連、存儲(chǔ)容量大而速度較慢的存儲(chǔ)器，一般設(shè)置在主機(jī)外部，故又稱為外部存儲(chǔ)器(簡(jiǎn)稱“外存”)。常用的外存有軟磁盤、硬磁盤和盒式磁帶，近年來(lái)，隨著多媒體計(jì)算機(jī)的發(fā)展，普遍采用了光盤存儲(chǔ)器、閃存、U盤等。

外存儲(chǔ)器具有存儲(chǔ)容量大、價(jià)格低、存取信息速度較慢等特點(diǎn)。由于CPU不能直接對(duì)外存進(jìn)行訪問(wèn)，要使用這些信息，必須通過(guò)專門設(shè)備，如軟盤、硬盤的驅(qū)動(dòng)器、磁帶機(jī)等，把信息調(diào)入內(nèi)存后，CPU才能使用，運(yùn)行所用時(shí)間相對(duì)要長(zhǎng)。

外部存儲(chǔ)器主要是用來(lái)存放當(dāng)前不參與運(yùn)行的程序和文件以及一些希望永久性保存的程序、數(shù)據(jù)和文件，在CPU需要處理時(shí)，成批地與主存交換。

(3)高速緩沖存儲(chǔ)器(Cache)：簡(jiǎn)稱高速緩存,是計(jì)算機(jī)系統(tǒng)中的一個(gè)高速小容量的存儲(chǔ)器，位于CPU和內(nèi)存之間。高速緩存主要由高速靜態(tài)RAM組成。

早期的內(nèi)存使用磁芯。隨著大規(guī)模集成電路的發(fā)展，半導(dǎo)體存儲(chǔ)器集成度大大提高，成本迅速下降，存取速度大大加快，所以在微型計(jì)算機(jī)中，目前內(nèi)存一般都使用半導(dǎo)體存儲(chǔ)器。7.1.2半導(dǎo)體存儲(chǔ)器的分類

半導(dǎo)體存儲(chǔ)器(SemiconductorMemory)是一種以半導(dǎo)體電路作為存儲(chǔ)媒體的存儲(chǔ)器。

從應(yīng)用角度可將半導(dǎo)體存儲(chǔ)器分為兩大類：隨機(jī)讀寫存儲(chǔ)器RAM(RandomAccessMemory)和只讀存儲(chǔ)器ROM(ReadOnlyMemory)。RAM是可讀、可寫的存儲(chǔ)器，CPU可以對(duì)RAM的內(nèi)容隨機(jī)地讀寫訪問(wèn)，RAM中的信息斷電后即丟失。ROM的內(nèi)容只能隨機(jī)讀出而不能寫入，斷電后信息不會(huì)丟失，常用來(lái)存放不需要改變的信息(如某些系統(tǒng)程序)，信息一旦寫入就固定不變了。根據(jù)制造工藝的不同，隨機(jī)讀寫存儲(chǔ)器RAM主要有雙極型和MOS型兩類。雙極型存儲(chǔ)器具有存取速度快、集成度較低、功耗較大、成本較高等特點(diǎn)，適用于對(duì)速度要求較高的高速緩沖存儲(chǔ)器；MOS型存儲(chǔ)器具有集成度高、功耗低、價(jià)格便宜等特點(diǎn)，適用于內(nèi)存儲(chǔ)器。

MOS型存儲(chǔ)器按信息存放方式又可分為靜態(tài)RAM(StaticRAM，簡(jiǎn)稱SRAM)和動(dòng)態(tài)RAM(DynamicRAM，簡(jiǎn)稱DRAM)。SRAM存儲(chǔ)電路以雙穩(wěn)態(tài)觸發(fā)器為基礎(chǔ)，狀態(tài)穩(wěn)定，只要不掉電，信息就不會(huì)丟失。其優(yōu)點(diǎn)是不需要刷新，控制電路簡(jiǎn)單，但集成度較低，適用于不需要大存儲(chǔ)容量的計(jì)算機(jī)系統(tǒng)。DRAM存儲(chǔ)單元以電容為基礎(chǔ)，電路簡(jiǎn)單，集成度高，但也存在問(wèn)題，即電容中的電荷由于漏電會(huì)逐漸丟失，因此DRAM需要定時(shí)刷新，它適用于大存儲(chǔ)容量的計(jì)算機(jī)系統(tǒng)。只讀存儲(chǔ)器ROM在使用過(guò)程中，只能讀出存儲(chǔ)的信息而不能用通常的方法將信息寫入存儲(chǔ)器。目前常見(jiàn)的有：①掩膜式ROM，用戶不可對(duì)其編程，其內(nèi)容已由廠家設(shè)定好，不能更改；②可編程ROM(ProgrammableROM，簡(jiǎn)稱PROM)，用戶只能對(duì)其進(jìn)行一次編程，寫入后不能更改；③可擦除的PROM(ErasablePROM，簡(jiǎn)稱EPROM)，其內(nèi)容可用紫外線擦除，用戶可對(duì)其進(jìn)行多次編程；電擦除的PROM(ElectricallyErasablePROM，簡(jiǎn)稱EEPROM或E2PROM)，能以字節(jié)為單位擦除和改寫。圖7－1－1半導(dǎo)體存儲(chǔ)器的分類7.1.3半導(dǎo)體存儲(chǔ)器的主要技術(shù)指標(biāo)

1.存儲(chǔ)容量

存儲(chǔ)器芯片的容量是以1位二進(jìn)制數(shù)(bit)為單位，因此存儲(chǔ)器容量是指每一個(gè)存儲(chǔ)器芯片所能存儲(chǔ)的二進(jìn)制數(shù)的位數(shù)。

存儲(chǔ)器容量=存儲(chǔ)單元數(shù)×位數(shù)

(1)用字?jǐn)?shù)×位數(shù)表示，以位為單位,常用來(lái)表示存儲(chǔ)芯片的容量，如1K×4位，表示該芯片有1K個(gè)單元(1K=1024)，每個(gè)存儲(chǔ)單元的長(zhǎng)度為4位。

(2)用字節(jié)數(shù)表示容量，以字節(jié)為單位，如128B，表示該芯片有128個(gè)單元，每個(gè)存儲(chǔ)單元的長(zhǎng)度為8位?，F(xiàn)代計(jì)算機(jī)的存儲(chǔ)容量很大，常用KB、MB、GB和TB為單位表示存儲(chǔ)容量的大小。例如，1KB＝210B＝1024B,1MB＝220B＝1024KB,1GB＝230B＝1024MB,1TB＝240B＝1024GB。顯然，存儲(chǔ)容量越大，所能存儲(chǔ)的信息越多。

2.存取時(shí)間

存取時(shí)間是指從啟動(dòng)一次存儲(chǔ)器操作到完成該操作所經(jīng)歷的時(shí)間。例如，讀出時(shí)間是指從CPU向存儲(chǔ)器發(fā)出有效地址和讀命令開(kāi)始，直到將被選單元的內(nèi)容讀出為止所用的時(shí)間。顯然，存取時(shí)間越小，存取速度越快。

3.存儲(chǔ)周期

連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作(如連續(xù)兩次讀操作)所需要的最短間隔時(shí)間稱為存儲(chǔ)周期。它是衡量主存儲(chǔ)器工作速度的重要指標(biāo)。一般情況下，存儲(chǔ)周期略大于存取時(shí)間。

4.功耗

功耗反映了存儲(chǔ)器耗電的多少，同時(shí)也反映了其發(fā)熱的程度。

5.可靠性

可靠性一般指存儲(chǔ)器對(duì)外界電磁場(chǎng)及溫度等變化的抗干擾能力。存儲(chǔ)器的可靠性用平均故障間隔時(shí)間MTBF(MeanTimeBetweenFailures)來(lái)衡量。MTBF可以理解為兩次故障之間的平均時(shí)間間隔。MTBF越長(zhǎng)，可靠性越高，存儲(chǔ)器正常工作能力越強(qiáng)。

6.集成度

集成度指在一塊存儲(chǔ)芯片內(nèi)能集成多少個(gè)基本存儲(chǔ)電路，每個(gè)基本存儲(chǔ)電路存放一位二進(jìn)制信息，所以集成度常用位/片來(lái)表示。

7.性能/價(jià)格比

性能/價(jià)格比(簡(jiǎn)稱性價(jià)比)是衡量存儲(chǔ)器經(jīng)濟(jì)性能好壞的綜合指標(biāo)，它關(guān)系到存儲(chǔ)器的實(shí)用價(jià)值。其中性能包括上述各項(xiàng)指標(biāo)，而價(jià)格是指存儲(chǔ)單元本身和外圍電路的總價(jià)格。7.1.4半導(dǎo)體存儲(chǔ)器芯片的基本結(jié)構(gòu)

圖7－1－2半導(dǎo)體存儲(chǔ)器組成框1.存儲(chǔ)矩陣

存儲(chǔ)矩陣是存儲(chǔ)器中存儲(chǔ)信息的部分，由大量的基本存儲(chǔ)電路組成。每個(gè)基本存儲(chǔ)電路存放一位二進(jìn)制信息，這些基本存儲(chǔ)電路有規(guī)則地組織起來(lái)(一般為矩陣結(jié)構(gòu))就構(gòu)成了存儲(chǔ)矩陣。不同存取方式的芯片，采用的基本存儲(chǔ)電路也不相同。

存儲(chǔ)矩陣中，可以由N個(gè)基本存儲(chǔ)電路構(gòu)成一個(gè)并行存取N位二進(jìn)制代碼的存儲(chǔ)單元(N的取值一般為1、4、8等)。為了便于信息的存取，給同一存儲(chǔ)矩陣內(nèi)的每個(gè)存儲(chǔ)單元賦予一個(gè)唯一的編號(hào)，該編號(hào)就是存儲(chǔ)單元的地址。這樣，對(duì)于容量為2n個(gè)存儲(chǔ)單元的存儲(chǔ)矩陣，需要n條地址線對(duì)其編址，若每個(gè)單元存放N位信息，則需要N條數(shù)據(jù)線傳送數(shù)據(jù)，芯片的存儲(chǔ)容量就可以表示為2n×N位。

2.讀/寫控制電路

讀/寫控制電路接收操作系統(tǒng)發(fā)來(lái)的相關(guān)控制信號(hào)，以控制數(shù)據(jù)的輸入/輸出。三態(tài)數(shù)據(jù)緩沖器是數(shù)據(jù)輸入/輸出的通道，數(shù)據(jù)傳輸?shù)姆较蛉Q于控制邏輯對(duì)三態(tài)門的控制。操作系統(tǒng)發(fā)往存儲(chǔ)芯片的控制信號(hào)主要有讀/寫信號(hào)(R/W)、片選信號(hào)(CS)等。值得注意的是，不同性質(zhì)的半導(dǎo)體存儲(chǔ)芯片其外圍電路部分也各有不同，如在動(dòng)態(tài)RAM中還要有預(yù)充、刷新等方面的控制電路，而對(duì)于ROM芯片在正常工作狀態(tài)下只有輸出控制邏輯等。

3.地址譯碼器

存儲(chǔ)芯片中的地址譯碼器對(duì)操作系統(tǒng)從地址總線發(fā)來(lái)的n位地址信號(hào)進(jìn)行譯碼，經(jīng)譯碼產(chǎn)生的選擇信號(hào)可以唯一地選中片內(nèi)某一存儲(chǔ)單元，在讀/寫控制電路的控制下可對(duì)該單元進(jìn)行讀/寫操作。

地址譯碼器主要有兩種工作方式，即單譯碼方式和雙譯碼方式。單譯碼方式適用于小容量的存儲(chǔ)芯片，對(duì)于容量較大的存儲(chǔ)器芯片則應(yīng)采用雙譯碼方式。

1)單譯碼方式

單譯碼方式只用一個(gè)譯碼電路對(duì)所有地址信息進(jìn)行譯碼，譯碼輸出的選擇線直接選中對(duì)應(yīng)的單元，一根譯碼輸出選擇線對(duì)應(yīng)一個(gè)存儲(chǔ)單元。這里以一個(gè)簡(jiǎn)單的16字×4位的存儲(chǔ)芯片為例，如圖7－1－3所示。

將所有基本存儲(chǔ)電路排成16行×4列(圖中未詳細(xì)畫出)，每一行對(duì)應(yīng)一個(gè)字，每一個(gè)字含4bit(位)，每一列對(duì)應(yīng)其中的一位。每一行的選擇線和每一列的數(shù)據(jù)線是公共的。圖中，A0～A34根地址線經(jīng)譯碼輸出16根選擇線，用于選擇16個(gè)單元。例如，當(dāng)A3A2A1A0=0000，而片選信號(hào)為CS=0，WR=1時(shí)，將0號(hào)單元中的4bit信息讀出。圖7－1－3單譯碼方式

2)雙譯碼方式

雙譯碼方式把n位地址線分成兩部分，分別進(jìn)行譯碼，產(chǎn)生一組行選擇線X和一組列選擇線Y，每一根X線選中存儲(chǔ)矩陣中位于同一行的所有單元，每一根Y線選中存儲(chǔ)矩陣中位于同一列的所有單元，當(dāng)某一單元的X線和Y線同時(shí)有效時(shí)，相應(yīng)的存儲(chǔ)單元被選中。圖7－1－4給出了一個(gè)容量為1K字(單元)×1位的存儲(chǔ)芯片的雙譯碼電路。1K(1024)個(gè)基本存儲(chǔ)電路排成32×32的矩陣，10根地址線分成A0~A4和A5~A9兩組。A0~A4經(jīng)X譯碼輸出32條行選擇線，A5~A9經(jīng)Y譯碼輸出32條列選擇線。行、列選擇線組合可以方便地找到1024個(gè)存儲(chǔ)單元中的任何一個(gè)。例如，當(dāng)A4A3A2A1A0=00000，A9A8A7A6A5=00000時(shí)，第0號(hào)單元被選中，通過(guò)數(shù)據(jù)線I/O實(shí)現(xiàn)數(shù)據(jù)的輸入或輸出。圖中，X和Y譯碼器的輸出線各有32根，總輸出線數(shù)僅為64根。若采用單譯碼方式，將有1024根譯碼輸出線。圖7－1－4雙譯碼方式 7.2隨機(jī)存取存儲(chǔ)器(RAM)

7.2.1

RAM的電路結(jié)構(gòu)與工作原理

存儲(chǔ)器一般由存儲(chǔ)矩陣、地址譯碼器和輸入/輸出控制電路三部分組成，如圖7－2－1所示。存儲(chǔ)器有三類信號(hào)線，即數(shù)據(jù)線、地址線和控制線。圖7－2－1

RAM的基本結(jié)構(gòu)

1.存儲(chǔ)矩陣

一個(gè)存儲(chǔ)器內(nèi)有許多存儲(chǔ)單元，一般按矩陣形式排列，排成n行和m列。存儲(chǔ)器以字為單位組織內(nèi)部結(jié)構(gòu)，一個(gè)字含有若干個(gè)存儲(chǔ)單元，一個(gè)字所含位數(shù)稱為字長(zhǎng)。實(shí)際應(yīng)用中，常以字?jǐn)?shù)乘字長(zhǎng)表示存儲(chǔ)器容量。

例如，一個(gè)容量為256×4(256個(gè)字，每個(gè)字有4個(gè)存儲(chǔ)單元)的存儲(chǔ)器，共有1024個(gè)存儲(chǔ)單元，可以排成32行×32列的矩陣，每四列連接到一個(gè)共同的列地址譯碼線上，組成一個(gè)字列。每行可存儲(chǔ)8個(gè)字，每列可存儲(chǔ)32個(gè)字，因此需要8根列地址選擇線(Y0～Y7)、32根行地址選擇線(X0～X31)。

2.地址譯碼

通常存儲(chǔ)器以字為單位進(jìn)行數(shù)據(jù)的讀寫操作，每次讀出或?qū)懭胍粋€(gè)字，將存放同一個(gè)字的存儲(chǔ)單元編成一組，并賦予一個(gè)號(hào)碼，稱為地址。不同的字存儲(chǔ)單元被賦予不同的地址碼，從而可以對(duì)不同的字存儲(chǔ)單元按地址進(jìn)行訪問(wèn)。字(存儲(chǔ))單元也稱為地址單元。

通過(guò)地址譯碼器對(duì)輸入地址譯碼選擇相應(yīng)的地址單元。在大容量存儲(chǔ)器中，一般采用雙譯碼結(jié)構(gòu)，即有行地址和列地址，分別由行地址譯碼器和列地址譯碼器譯碼。行地址和列地址共同決定一個(gè)地址單元。地址單元個(gè)數(shù)N與二進(jìn)制地址碼的位數(shù)n有以下關(guān)系：N=2n，即2n個(gè)(字)存儲(chǔ)單元需要n位(二進(jìn)制)地址。

圖7－2－2中，8位地址含5位行地址和3位列地址，分配給256個(gè)字單元，只有被行地址選擇線和列地址選擇線選中的地址單元才能對(duì)其進(jìn)行數(shù)據(jù)讀寫操作。圖7－2－2

256×4存儲(chǔ)矩陣

3.輸入/輸出控制

RAM中的輸入/輸出控制電路除了對(duì)存儲(chǔ)器實(shí)現(xiàn)讀或?qū)懖僮鞯目刂仆猓瑸榱吮阌诳刂?，還需要一些其他控制信號(hào)。圖7－2－3給出了一個(gè)簡(jiǎn)單的輸入/輸出控制電路，該電路不僅有讀/寫控制信號(hào)R/W，還有片選控制信號(hào)CS。圖7－2－3輸入/輸出控制電路7.2.2

RAM存儲(chǔ)單元

1.靜態(tài)RAM存儲(chǔ)單元

靜態(tài)RAM中存儲(chǔ)單元的結(jié)構(gòu)如圖7－2－4所示。虛線框內(nèi)為六管SRAM存儲(chǔ)單元，其中V1～V4構(gòu)成基本RS觸發(fā)器。V5、V8為本存儲(chǔ)單元的控制門，由行選擇線Xi控制。Xi=1，V5、V8導(dǎo)通，存儲(chǔ)單元與位線接通；Xi=0，V5、V8截止，存儲(chǔ)單元與位線隔離。V7、V8是一列存儲(chǔ)單元的公共控制門，用于控制位線和數(shù)據(jù)線的連接狀態(tài)，由列選擇線Yj控制。顯然，當(dāng)位選信號(hào)Xi和列選信號(hào)Yj都為高電平時(shí)，V5～V8均導(dǎo)通，觸發(fā)器與數(shù)據(jù)線接通，存儲(chǔ)單元才能進(jìn)行數(shù)據(jù)的讀或?qū)懖僮?。靜態(tài)RAM靠觸發(fā)器保存數(shù)據(jù)，只要不斷電，數(shù)據(jù)就能長(zhǎng)久保存。圖7－2－4六管靜態(tài)存儲(chǔ)器

2.動(dòng)態(tài)RAM存儲(chǔ)單元

動(dòng)態(tài)RAM對(duì)數(shù)據(jù)的存儲(chǔ)是利用MOS管柵極電容的電荷存儲(chǔ)效應(yīng)實(shí)現(xiàn)的。由于漏電流的存在，柵極電容上存儲(chǔ)的數(shù)據(jù)(電荷)不能長(zhǎng)期保持，必須定期給電容補(bǔ)充電荷，以免數(shù)據(jù)丟失，這種操作稱為刷新或再生。

動(dòng)態(tài)RAM存儲(chǔ)單元有三管和單管兩種。圖7－2－5所示為三管動(dòng)態(tài)存儲(chǔ)單元。圖中的MOS管V2及其柵極電容C是動(dòng)態(tài)RAM的基礎(chǔ)，電容C上充有足夠的電荷，V2導(dǎo)通(0狀態(tài))，否則V2截止(1狀態(tài))。圖7－2－5三管動(dòng)態(tài)存儲(chǔ)單元3.四管動(dòng)態(tài)MOS存儲(chǔ)單元

動(dòng)態(tài)MOS存儲(chǔ)單元存儲(chǔ)信息的原理是利用MOS管柵極電容具有暫時(shí)存儲(chǔ)信息的作用。由于漏電流的存在，柵極電容上存儲(chǔ)的電荷不可能長(zhǎng)久保持不變，因此為了及時(shí)補(bǔ)充漏掉的電荷，避免存儲(chǔ)信息丟失，需要定時(shí)地給柵極電容補(bǔ)充電荷，通常把這種操作稱作刷新或再生。

圖7－2－6所示是四管動(dòng)態(tài)MOS存儲(chǔ)單元電路。V1和V2交叉連接，信息(電荷)存儲(chǔ)在C1、C2上。C1、C2上的電壓控制V1、V2的導(dǎo)通或截止。當(dāng)C1充有電荷(電壓大于V1的開(kāi)啟電壓)，C2沒(méi)有電荷(電壓小于V2的開(kāi)啟電壓)時(shí)，V1導(dǎo)通、V2截止，我們稱此時(shí)存儲(chǔ)單元為0狀態(tài)；當(dāng)C2充有電荷，C1沒(méi)有電荷時(shí)，V2導(dǎo)通、V1截止，我們則稱此時(shí)存儲(chǔ)單元為1狀態(tài)。V3和V4是門控管，控制存儲(chǔ)單元與位線的連接。圖7－2－6四管動(dòng)態(tài)MOS存儲(chǔ)單元7.2.3

RAM的操作與定時(shí)

1.RAM讀操作時(shí)序

在選擇存儲(chǔ)器時(shí)，最重要的參數(shù)是存取時(shí)間。在存儲(chǔ)器讀周期中，具體的就是讀取時(shí)間；而在存儲(chǔ)器寫周期中，就是寫入時(shí)間。

圖7－2－7給出了RAM讀操作的時(shí)序關(guān)系。在考慮存儲(chǔ)器讀周期時(shí)，從地址有效到數(shù)據(jù)有效之間的時(shí)間為tAA，至少需要經(jīng)過(guò)tAA時(shí)間，輸出線上的數(shù)據(jù)才能穩(wěn)定、可靠。tAA稱為地址讀取時(shí)間。片選信號(hào)CS有效后，至少需要經(jīng)過(guò)tACS時(shí)間，輸出數(shù)據(jù)才能穩(wěn)定，也即芯片輸出允許信號(hào)到數(shù)據(jù)有效之間的時(shí)間為tACS。圖中tRC稱為讀周期，是存儲(chǔ)芯片兩次讀操作之間的最小時(shí)間間隔。圖7－2－7讀操作時(shí)序圖

用MOS技術(shù)制造的RAM的讀取時(shí)間一般為50ns～500ns。在讀操作時(shí)，還要注意一點(diǎn)，就是在數(shù)據(jù)有效之后，不能立即進(jìn)行新的地址輸入來(lái)啟動(dòng)下一次讀操作，這是因?yàn)榇鎯?chǔ)器件在輸出數(shù)據(jù)之后還要用一定的時(shí)間來(lái)完成內(nèi)部操作，這段時(shí)間叫讀恢復(fù)時(shí)間。讀取時(shí)間和讀恢復(fù)時(shí)間加起來(lái)就是存儲(chǔ)器讀出周期的長(zhǎng)度，因此，讀出周期是啟動(dòng)一個(gè)讀操作到啟動(dòng)下一次內(nèi)存操作之間的時(shí)間?？梢?jiàn)，讀周期和讀取時(shí)間是兩個(gè)不同的概念，讀周期要比讀取時(shí)間長(zhǎng)。

2.RAM寫操作時(shí)序

RAM寫操作時(shí)序波形如圖7－2－8所示，表示了存儲(chǔ)器對(duì)寫周期的時(shí)序要求。在寫周期開(kāi)始時(shí)，先要求有一段地址建立時(shí)間，為了提高速度，在地址信號(hào)有效以后，要求另外兩個(gè)寫操作必須具備的信號(hào)即片選信號(hào)和寫信號(hào)均處于低電平。從中可知地址信號(hào)ADD和寫入數(shù)據(jù)應(yīng)先于寫信號(hào)R/W。為防止數(shù)據(jù)被寫入錯(cuò)誤的單元，新地址有效到寫信號(hào)有效至少應(yīng)保持tAS時(shí)間間隔，tAS稱為地址建立時(shí)間。對(duì)于寫入數(shù)據(jù)來(lái)講，只要在片選信號(hào)和讀/寫信號(hào)為低電平時(shí)，數(shù)據(jù)能夠保持穩(wěn)定就行了。為了簡(jiǎn)單起見(jiàn)，有些存儲(chǔ)器要求在整個(gè)寫周期中數(shù)據(jù)始終保持穩(wěn)定。同時(shí)，寫信號(hào)失效后，ADD至少要保持一段寫恢復(fù)時(shí)間tWR，寫信號(hào)有效時(shí)間不能小于寫脈沖寬度tWP。圖7－2－8寫操作時(shí)序圖7.2.4

RAM的容量擴(kuò)展

1.位擴(kuò)展

存儲(chǔ)芯片的字長(zhǎng)一般有1位、4位、8位和16位等。當(dāng)存儲(chǔ)系統(tǒng)實(shí)際字長(zhǎng)超過(guò)存儲(chǔ)芯片字長(zhǎng)時(shí)，需要進(jìn)行字長(zhǎng)擴(kuò)展。

一般字長(zhǎng)擴(kuò)展的方法是將存儲(chǔ)芯片并聯(lián)使用，如圖7－2－9所示。這些存儲(chǔ)芯片的地址、讀/寫、片選信號(hào)線應(yīng)相應(yīng)地連接在一起；而各芯片的輸入/輸出(I/O)線作為字節(jié)的各個(gè)位。

也可用其他方法擴(kuò)展字長(zhǎng)。譬如,一個(gè)(16位二進(jìn)制)字可用兩個(gè)(8位二進(jìn)制)字節(jié)通過(guò)寄存器鎖存的方式合并成一個(gè)(16位)字。圖7－2－9

RAM字長(zhǎng)擴(kuò)展一般結(jié)構(gòu)圖7－2－10

1K×1位RAM擴(kuò)展成1K×8位RAM

2.存儲(chǔ)器字?jǐn)?shù)的擴(kuò)展

存儲(chǔ)器的地址線表明存儲(chǔ)器尋址范圍，一個(gè)存儲(chǔ)器地址線的多少表明該存儲(chǔ)器可存儲(chǔ)字(節(jié))數(shù)的多少。10根地址線(A9～A0)可有210=1024=1K個(gè)地址，可存儲(chǔ)1K個(gè)字。存儲(chǔ)器通常用K、M、G表示存儲(chǔ)容量，1M=220=1024K,1G=230=1024M。當(dāng)一片存儲(chǔ)器字(節(jié))數(shù)不滿足需要時(shí)，可以用多片存儲(chǔ)器通過(guò)增加地址線的方式擴(kuò)展尋址范圍，增大總字(節(jié))存儲(chǔ)量。增加的(高位)地址線一般作為存儲(chǔ)器的片選信號(hào)CS，不同的高位地址選用不同的存儲(chǔ)芯片存取數(shù)據(jù)。存儲(chǔ)器I/O口是三態(tài)的，因此，這些存儲(chǔ)器的I/O端可以直接采用線與的方式。圖7－2－11給出了RAM字?jǐn)?shù)擴(kuò)展的一般框圖。

圖7－2－12是用8片1K×8位RAM構(gòu)成的8K×8位RAM的示意圖，圖中輸入/輸出線、讀/寫線和地址線A0～A9是并聯(lián)起來(lái)的，高位地址碼A10、A11和A12經(jīng)74138譯碼器8個(gè)輸出端分別控制8片1K×8位RAM的片選端，以實(shí)現(xiàn)字?jǐn)U展。

我們還可以采用位與字同時(shí)擴(kuò)展的方法擴(kuò)大RAM的容量。圖7－2－11

RAM字?jǐn)?shù)擴(kuò)展一般結(jié)構(gòu)圖7－2－12

1K×8位RAM擴(kuò)展成8K×8位RAM7.2.5

RAM舉例

1.MCM6264

MCM6264是8K×8位的并行輸入/輸出SRAM芯片，采用28引腳塑料雙列直插式封裝，13根地址引線(A0～A12)可尋址8K個(gè)存儲(chǔ)地址，每個(gè)存儲(chǔ)地址對(duì)應(yīng)8個(gè)存儲(chǔ)單元，通過(guò)8根雙向輸入/輸出數(shù)據(jù)線(D0～D7)對(duì)數(shù)據(jù)進(jìn)行并行存取。數(shù)據(jù)線的輸入/輸出功能是通過(guò)讀/寫控制線(R/W)加以控制的。R/W為高電平，數(shù)據(jù)線作讀輸出端口；R/W為低電平，數(shù)據(jù)線作寫輸入端口。2個(gè)片選端(CS0、CS1)和1個(gè)輸出使能端(OE)是為了擴(kuò)展存儲(chǔ)容量實(shí)現(xiàn)多片存儲(chǔ)芯片連接用的。6264功能表見(jiàn)表7－2－1，管腳分布和符號(hào)見(jiàn)圖7－2－13。表7－2－1

MCM6264功能表圖7－2－13

8K×8SRAMMCM6264引腳分布及方框符號(hào)

2.TMM41256

TMM41256是256K×1位的DRAM芯片。由于DRAM集成度高、存儲(chǔ)容量大，因此需要的地址引線就多。DRAM一般都采用行、列地址分時(shí)輸入芯片內(nèi)部地址鎖存器的方法，采用這種雙地址譯碼可以減少地址譯碼線的數(shù)量。圖7－2－14給出了TMM41256的引腳分布及方框符號(hào)。圖7－2－14

8K×1DRAMTMM41256引腳分布及方框符號(hào)7.3只讀存儲(chǔ)器(ROM)7.3.1

ROM的分類與RAM不同，ROM一般需由專用裝置寫入數(shù)據(jù)。按照數(shù)據(jù)寫入方式特點(diǎn)的不同，ROM可分為以下幾種：

(1)固定ROM。固定ROM也稱掩膜ROM，這種ROM在制造時(shí)，廠家利用掩膜技術(shù)直接把數(shù)據(jù)寫入存儲(chǔ)器中，ROM制成后，其存儲(chǔ)的數(shù)據(jù)也就固定不變了，用戶對(duì)這類芯片無(wú)法進(jìn)行任何修改。

(2)一次性可編程ROM(PROM)。PROM在出廠時(shí)，存儲(chǔ)內(nèi)容全為1(或全為0)，用戶可根據(jù)自己的需要，利用編程器將某些單元改寫為0(或1)。PROM一旦進(jìn)行了編程，就不能再修改了。

(3)光可擦除可編程ROM(EPROM)。EPROM是采用浮柵技術(shù)生產(chǎn)的可編程存儲(chǔ)器，它的存儲(chǔ)單元多采用N溝道疊柵MOS管，信息的存儲(chǔ)是通過(guò)MOS管浮柵上的電荷分布來(lái)決定的，編程過(guò)程就是一個(gè)電荷注入過(guò)程。編程結(jié)束后，盡管撤除了電源，但是，由于絕緣層的包圍，注入到浮柵上的電荷無(wú)法泄漏，因此電荷分布維持不變，EPROM也就成為非易失性存儲(chǔ)器件了。

當(dāng)外部能源(如紫外線光源)加到EPROM上時(shí)，EPROM內(nèi)部的電荷分布才會(huì)被破壞，此時(shí)聚集在MOS管浮柵上的電荷在紫外線照射下形成光電流被泄漏掉，使電路恢復(fù)到初始狀態(tài)，從而擦除了所有寫入的信息,這樣EPROM又可以寫入新的信息。

(4)電可擦除可編程ROM(E2PROM)。E2PROM也是采用浮柵技術(shù)生產(chǎn)的可編程ROM，但是構(gòu)成其存儲(chǔ)單元的是隧道MOS管，隧道MOS管也是利用浮柵是否存有電荷來(lái)存儲(chǔ)二值數(shù)據(jù)的，不同的是隧道MOS管是用電擦除的，并且擦除的速度要快得多(一般為毫秒數(shù)量級(jí))。

E2PROM的電擦除過(guò)程就是改寫過(guò)程，它既具有ROM的非易失性，又具備類似RAM的功能，可以隨時(shí)改寫(可重復(fù)擦寫1萬(wàn)次以上)。目前，大多數(shù)E2PROM芯片內(nèi)部都備有升壓電路。因此，只需提供單電源供電，便可進(jìn)行讀、擦除/寫操作，這為數(shù)字系統(tǒng)的設(shè)計(jì)和在線調(diào)試提供了極大方便。

(5)快閃存儲(chǔ)器(FlashMemory)?？扉W存儲(chǔ)器的存儲(chǔ)單元也采用浮柵型MOS管，存儲(chǔ)器中數(shù)據(jù)的擦除和寫入是分開(kāi)進(jìn)行的，數(shù)據(jù)寫入方式與EPROM相同，需要輸入一個(gè)較高的電壓，因此要為芯片提供兩組電源。一個(gè)字的寫入時(shí)間約為200μs，一般一只芯片可以擦除/寫入100次以上。7.3.2

ROM的結(jié)構(gòu)及工作原理

1.ROM的內(nèi)部結(jié)構(gòu)

固定ROM的內(nèi)容是由生產(chǎn)廠家按用戶要求在芯片的生產(chǎn)過(guò)程中寫入的，寫入后不能修改。固定ROM采用二次光刻掩膜工藝制成，首先要制作一個(gè)掩膜板，然后通過(guò)掩膜板曝光，在硅片上刻出圖形。制作掩膜板工藝較復(fù)雜，生產(chǎn)周期長(zhǎng)，因此生產(chǎn)第一片ROM的費(fèi)用很高，而復(fù)制同樣的ROM就很便宜了，適合于大批量生產(chǎn)，不適用于科學(xué)研究。固定ROM有雙極型、MOS型等幾種電路形式。

圖7－3－1所示是ROM的內(nèi)部結(jié)構(gòu)示意圖。采用單譯碼結(jié)構(gòu)，n位地址線A1、…、An譯碼后可有2n種狀態(tài)，輸出W0、…、W2n-1條選擇線，分別選中n個(gè)單元，每個(gè)單元有b位輸出。圖7－3－1

ROM的內(nèi)部結(jié)構(gòu)示意圖

2.ROM的基本工作原理

1)二極管固定ROM

地址譯碼器由與門陣列組成，存儲(chǔ)陣列由或門陣列構(gòu)成，與門及或門如圖7－3－2所示，構(gòu)成的陣列如圖7－3－3所示。輸入地址碼是A1A0，輸出數(shù)據(jù)是D3D2D1D0。輸出緩沖器用的是三態(tài)門，它有兩個(gè)作用:一是提高帶負(fù)載能力；二是實(shí)現(xiàn)對(duì)輸出端狀態(tài)的控制，以便于和系統(tǒng)總線的連接。圖7－3－2二極管與門及或門圖7－3－3二極管ROM電路與門陣列輸出表達(dá)式：或門陣列輸出表達(dá)式：表7－3－1

ROM輸出信號(hào)真值表

2)MOS管固定ROM

圖7－3－4是一個(gè)簡(jiǎn)單的4×4位MOS管ROM，采用單譯碼結(jié)構(gòu)，兩位地址線A1、A0譯碼后可有四種狀態(tài)，輸出4條選擇線，分別選中4個(gè)單元，每個(gè)單元有4位輸出。在此矩陣中，行和列的交點(diǎn)處有的連有管子，表示存儲(chǔ)“0”信息；有的沒(méi)有管子，表示存儲(chǔ)“1”信息。

若地址線A1A0＝00，則選中0號(hào)單元，即字線0為高電平，若有管子與其相連(如位線2和0)，則其相應(yīng)的MOS管導(dǎo)通，位線輸出為0，而位線1和3沒(méi)有管子與字線相連，故輸出為1。因此，單元0輸出為1010。圖7－3－4

MOS固定ROM示意圖

3.可編程的ROM

掩膜ROM的存儲(chǔ)單元在生產(chǎn)完成之后，其所保存的信息就已經(jīng)固定下來(lái)了，這給使用者帶來(lái)了不便。為了解決這個(gè)問(wèn)題，設(shè)計(jì)制造了一種可由用戶通過(guò)簡(jiǎn)易設(shè)備寫入信息的ROM器件，即可編程的ROM，又稱為PROM。

PROM的類型有多種，我們以二極管破壞型PROM為例來(lái)說(shuō)明其存儲(chǔ)原理。

這種PROM存儲(chǔ)器在出廠時(shí)，存儲(chǔ)體中每條字線和位線的交叉處都是兩個(gè)反向串聯(lián)的二極管的PN結(jié)，字線與位線之間不導(dǎo)通，此時(shí)，意味著該存儲(chǔ)器中所有的存儲(chǔ)內(nèi)容均為“1”。如果用戶需要寫入程序，則要通過(guò)專門的PROM寫入電路，產(chǎn)生足夠大的電流把要寫入“1”的那個(gè)存儲(chǔ)位上的二極管擊穿，造成這個(gè)PN結(jié)短路，只剩下順向的二極管跨連字線和位線，這時(shí)，此位就意味著寫入了“1”。讀出的操作同掩膜ROM。除此之外，還有一種熔絲式PROM，用戶編程時(shí)，靠專用寫入電路產(chǎn)生脈沖電流，來(lái)燒斷指定的熔絲，以達(dá)到寫入“1”的目的。

對(duì)PROM來(lái)講，這個(gè)寫入的過(guò)程稱為固化程序。由于擊穿的二極管不能再正常工作，燒斷后的熔絲不能再接上，所以這種ROM器件只能固化一次程序，數(shù)據(jù)寫入后，就不能再改變了。

4.可擦除可編程的ROM

可擦除可編程的ROM又稱為EPROM,其基本存儲(chǔ)單元的結(jié)構(gòu)和工作原理如圖7－3－5所示。與普通的P溝道增強(qiáng)型MOS電路相似，這種EPROM電路在N型的基片上擴(kuò)展了兩個(gè)高濃度的P型區(qū)，分別引出源極(S)和漏極(D)，在源極與漏極之間有一個(gè)由多晶硅做成的柵極，但它是浮空的，被絕緣物SiO2所包圍。在芯片制作完成時(shí)，每個(gè)單元的浮動(dòng)?xùn)艠O上都沒(méi)有電荷，所以管子內(nèi)沒(méi)有導(dǎo)電溝道，源極與漏極之間不導(dǎo)電，其相應(yīng)的等效電路如圖7－3－5(b)所示，此時(shí)表示該存儲(chǔ)單元保存的信息為“1”。圖7－3－5

P溝道EPROM結(jié)構(gòu)示意圖

向該單元寫入信息“0”：在漏極和源極(即S)之間加上+25V的電壓，同時(shí)加上編程脈沖信號(hào)(寬度約為50ns)，所選中的單元在這個(gè)電壓的作用下，漏極與源極之間被瞬時(shí)擊穿，就會(huì)有電子通過(guò)SiO2絕緣層注入到浮動(dòng)?xùn)?。在高壓電源去除之后，因?yàn)楦?dòng)?xùn)疟籗iO2絕緣層包圍，所以注入的電子無(wú)泄漏通道，浮動(dòng)?xùn)艦樨?fù)，就形成了導(dǎo)電溝道，從而使相應(yīng)單元導(dǎo)通，此時(shí)說(shuō)明將“0”寫入該單元。

清除存儲(chǔ)單元中所保存的信息的方法是：必須用一定波長(zhǎng)的紫外光照射浮動(dòng)?xùn)?，使?fù)電荷獲取足夠的能量，擺脫SiO2的包圍，以光電流的形式釋放掉，這時(shí)，原來(lái)存儲(chǔ)的信息也就不存在了。由這種存儲(chǔ)單元所構(gòu)成的ROM存儲(chǔ)器芯片，在其上方有一個(gè)石英玻璃的窗口，紫外線正是通過(guò)這個(gè)窗口來(lái)照射其內(nèi)部電路而擦除信息的，一般擦除信息需用紫外線照射15~20分鐘。

5.電可擦除可編程序的ROM

電可擦除可編程序的ROM也稱為EEPROM,即E2PROM。E2PROM管子的結(jié)構(gòu)示意圖如圖7－3－6所示。圖7－3－6

E2PROM管子的結(jié)構(gòu)示意圖

電可擦除可編程序的ROM的工作原理與EPROM類似，當(dāng)浮動(dòng)?xùn)派蠜](méi)有電荷時(shí)，管子的漏極和源極之間不導(dǎo)電，若設(shè)法使浮動(dòng)?xùn)艓想姾?，則管子就導(dǎo)通。在E2PROM中，使浮動(dòng)?xùn)艓想姾珊拖ル姾傻姆椒ㄅcEPROM中是不同的。在E2PROM中，漏極上面增加了一個(gè)隧道二極管，它在第二柵與漏極之間的電壓UG的作用下(在電場(chǎng)的作用下)，可以使電荷通過(guò)它流向浮動(dòng)?xùn)?即起編程作用)；若UG的極性相反也可以使電荷從浮動(dòng)?xùn)帕飨蚵O(起擦除作用)，而編程與擦除所用的電流是極小的，可用極普通的電源就可供給UG

。

E2PROM的另一個(gè)優(yōu)點(diǎn)是：擦除可以按字節(jié)分別進(jìn)行(不像EPROM，擦除時(shí)把整個(gè)芯片的內(nèi)容全變成“1”)。由于字節(jié)的編程和擦除都只需要10ms，并且不需特殊裝置，因此可以進(jìn)行在線的編程寫入。常用的典型芯片有2816/2817/2864等。7.3.3

ROM的應(yīng)用

1.作函數(shù)運(yùn)算表電路

數(shù)學(xué)運(yùn)算是數(shù)控裝置和數(shù)字系統(tǒng)中需要經(jīng)常進(jìn)行的操作，如果事先把要用到的基本函數(shù)變量在一定范圍內(nèi)的取值和相應(yīng)的函數(shù)取值列成表格，寫入只讀存儲(chǔ)器中，則在需要時(shí)只要給出規(guī)定“地址”就可以快速地得到相應(yīng)的函數(shù)值。這種ROM實(shí)際上已經(jīng)成為函數(shù)運(yùn)算表電路?！纠?－3－1】試用ROM構(gòu)成能實(shí)現(xiàn)函數(shù)y=x2的運(yùn)算表電路，x的取值范圍為0～15的正整數(shù)。

解

(1)分析要求、設(shè)定變量。自變量x的取值范圍為0～15的正整數(shù)，對(duì)應(yīng)的4位二進(jìn)制正整數(shù)，用B=B3B2B1B0表示。根據(jù)y=x2的運(yùn)算關(guān)系，可求出y的最大值是152＝225，可以用8位二進(jìn)制數(shù)Y=Y7Y6Y5Y4Y3Y2Y1Y0表示。

(2)列真值表。根據(jù)函數(shù)運(yùn)算關(guān)系可以列出真值表如表7－3－2所示。表7－3－2例7－3－1中Y的真值表(3)寫標(biāo)準(zhǔn)與或表達(dá)式，如下：Y7=m12+m13+m14+m15Y6=m8+m9+m10+m11+m14+m15Y5=m6+m7+m10+m11+m13+m15Y4=m4+m5+m7+m9+m11+m12Y3=m3+m5+m11+m13Y2=m2+m6+m10+m14Y1=0Y0=m1+m3+m5+m7+m9+m11+m13+m15

(4)畫ROM存儲(chǔ)矩陣連接圖。為作圖方便，可將ROM矩陣中的二極管用節(jié)點(diǎn)表示。所作的ROM存儲(chǔ)矩陣連接圖如圖7－3－7所示。圖7－3－7例7－3－1ROM存儲(chǔ)矩陣連接圖圖7－3－8例7－3－1ROM的方框圖表示

2.實(shí)現(xiàn)任意組合邏輯函數(shù)

從ROM的邏輯結(jié)構(gòu)示意圖可知，只讀存儲(chǔ)器的基本部分是與門陣列和或門陣列，與門陣列實(shí)現(xiàn)對(duì)輸入變量的譯碼，產(chǎn)生變量的全部最小項(xiàng)，或門陣列完成有關(guān)最小項(xiàng)的或運(yùn)算，因此從理論上講，利用ROM可以實(shí)現(xiàn)任何組合邏輯函數(shù)?！纠?－3－2】試用ROM實(shí)現(xiàn)下列函數(shù)：

解:(1).寫出各函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式按A、B、C、D順序排列變量，將Y1、Y2擴(kuò)展成為四變量邏輯函數(shù)。圖7－3－9例7－3－2ROM存儲(chǔ)矩陣連接圖

3.常用的EPROM舉例

Intel2716是一種2K×8的EPROM存儲(chǔ)器芯片，雙列直插式封裝，24個(gè)引腳，其最基本的存儲(chǔ)單元，就是采用如上所述的帶有浮動(dòng)?xùn)诺腗OS管，其他的典型芯片有Ietel2732/27128/27512等。

1)芯片的內(nèi)部結(jié)構(gòu)

Intel2716存儲(chǔ)器芯片的內(nèi)部結(jié)構(gòu)框圖如圖7－3－10所示，其主要組成部分包括：

·存儲(chǔ)陣列:Intel2716存儲(chǔ)器芯片的存儲(chǔ)陣列由2K×8個(gè)帶有浮動(dòng)?xùn)诺腗OS管構(gòu)成，共可保存2K×8位二進(jìn)制信息；

·X譯碼器：又稱為行譯碼器，可對(duì)7位行地址進(jìn)行譯碼。

·Y譯碼器：又稱為列譯碼器，可對(duì)4位列地址進(jìn)行譯碼。

·輸出允許、片選和編程邏輯：實(shí)現(xiàn)片選及控制信息的讀/寫。

·數(shù)據(jù)輸出緩沖器：實(shí)現(xiàn)對(duì)輸出數(shù)據(jù)的緩沖。圖7－3－10

Intel2716的內(nèi)部結(jié)構(gòu)及引腳分配2)芯片的外部結(jié)構(gòu)

Intel2716具有24個(gè)引腳，其引腳分配如圖7－3－10(a)所示，各引腳的功能如下：

·A0~A10：地址信號(hào)輸入引腳，可尋址芯片的2K個(gè)存儲(chǔ)單元。

·O0~O7：雙向數(shù)據(jù)信號(hào)輸入/輸出引腳。

·CE：片選信號(hào)輸入引腳，低電平有效，只有當(dāng)該引腳轉(zhuǎn)入低電平時(shí)，才能對(duì)相應(yīng)的芯片進(jìn)行操作。

·OE：數(shù)據(jù)輸出允許控制信號(hào)輸入引腳，低電平有效，用以允許數(shù)據(jù)輸出。

·VCC：+5V電源，用于在線的讀操作。

·VPP：+25V電源，用于在專用裝置上進(jìn)行寫操作。

·GND：地。

3)Intel2716的工作方式與操作時(shí)序

(1)讀方式。這是Intel2716連接在微機(jī)系統(tǒng)中的主要工作方式。在讀操作時(shí)，片選信號(hào)CE應(yīng)為低電平，輸出允許控制信號(hào)OE也為低電平,其時(shí)序波形如圖7－3－11所示。圖7-3-11Intel2716讀時(shí)序波形上述時(shí)序圖中參數(shù)的具體值，請(qǐng)參考有關(guān)的技術(shù)手冊(cè)。除了讀方式外，2716還有如下工作方式：

(2)禁止方式。

(3)備用方式。

(4)寫入方式；

(5)校核方式；

(6)編程。7.3.4

ROM容量的擴(kuò)展

1.字長(zhǎng)的擴(kuò)展(現(xiàn)有型號(hào)的EPROM，輸出多為8位)

如圖7－3－12所示是將兩片2764(16K×8位)擴(kuò)展成16K×16位EPROM的連線圖。圖7－3－12兩片2764擴(kuò)展成16K×16位EPROM

2.字?jǐn)?shù)擴(kuò)展

圖7－3－13

8片2764擴(kuò)展成64K×8位EPROM

7.4閃速存儲(chǔ)器(FlashMemory)

閃速存儲(chǔ)器(FlashMemory)是不用電池供電的、高速耐用的非易失性半導(dǎo)體存儲(chǔ)器，具有EPROM結(jié)構(gòu)簡(jiǎn)單及EEPROM電擦除的特點(diǎn)；不但具備RAM的高速性，而且還兼有ROM的非易失性，以性能好、功耗低、體積小、重量輕等特點(diǎn)活躍于便攜機(jī)存儲(chǔ)器市場(chǎng)。

閃速存儲(chǔ)器具有EEPROM的特點(diǎn)，又可在計(jì)算機(jī)內(nèi)進(jìn)行擦除和編程，它的讀取時(shí)間與DRAM相似，而寫時(shí)間與磁盤驅(qū)動(dòng)器相當(dāng)。閃速存儲(chǔ)器有5V或12V兩種供電方式。對(duì)于便攜機(jī)來(lái)講，用5V電源更為合適。閃速存儲(chǔ)器操作簡(jiǎn)便，編程、擦除、校驗(yàn)等工作均已編成程序，可由配有閃速存儲(chǔ)器系統(tǒng)的中央處理器予以控制。閃速存儲(chǔ)器可替代EEPROM，在某些應(yīng)用場(chǎng)合還可取代SRAM，尤其是對(duì)于需要配備電池后援的SRAM系統(tǒng)，使用閃速存儲(chǔ)器后可省去電池。閃速存儲(chǔ)器的非易失性和快速讀取的特點(diǎn)，能滿足固態(tài)盤驅(qū)動(dòng)器的要求，同時(shí)，可替代便攜機(jī)中的ROM，以便隨時(shí)寫入最新版本的操作系統(tǒng)。閃速存儲(chǔ)器還可應(yīng)用于激光打印機(jī)、條形碼閱讀器、各種儀器設(shè)備以及計(jì)算機(jī)的外部設(shè)備中。典型的芯片有27F256/28F016/28F020等。

閃速存儲(chǔ)器的主要特點(diǎn)如下：

(1)固有的非易失性。它不同于靜態(tài)RAM，不需要備用電池來(lái)確保數(shù)據(jù)存留，也不需要磁盤作為動(dòng)態(tài)RAM的后備存儲(chǔ)器。

(2)經(jīng)濟(jì)的高密度。Intel的1M位閃速存儲(chǔ)器的成本按每位計(jì)，要比靜態(tài)RAM低一半以上(不包括靜態(tài)RAM電池的額外花費(fèi)和占用空間)。閃速存儲(chǔ)器的成本僅比容量相同的動(dòng)態(tài)RAM稍高，但卻節(jié)省了輔助(磁盤)存儲(chǔ)器的額外費(fèi)用和空間。

(3)可直接執(zhí)行。由于省去了磁盤到RAM的加載步驟，查詢或等待時(shí)間僅決定于閃速存儲(chǔ)器，因此用戶可充分享受程序和文件的高速存取以及系統(tǒng)的迅速啟動(dòng)。

(4)固態(tài)性能。閃速存儲(chǔ)器是一種低功耗、高密度且沒(méi)有移動(dòng)部分的半導(dǎo)體技術(shù)。便攜式計(jì)算機(jī)不再需要消耗電池以維持磁盤驅(qū)動(dòng)器進(jìn)行，或由于磁盤組件而額外增加體積和重量。用戶不必再擔(dān)心工作條件變壞時(shí)磁盤會(huì)發(fā)生故障。 7.5高速緩沖存儲(chǔ)器

7.5.1多層存儲(chǔ)結(jié)構(gòu)

為了和CPU的信息處理速度相匹配，存儲(chǔ)器系統(tǒng)采用如圖7－5－1所示的多層次存儲(chǔ)結(jié)構(gòu)。該存儲(chǔ)結(jié)構(gòu)由上而下分為三個(gè)層次：高速緩存(Cache)、主存儲(chǔ)器(主存)、輔助存儲(chǔ)器(輔存)。其容量逐級(jí)增大，速度逐級(jí)降低，成本越來(lái)越小。整體結(jié)構(gòu)可看成兩個(gè)層次：主存－輔存層次、Cache－主存層次。圖7－5－1存儲(chǔ)器系統(tǒng)采用

1.主存－輔存層次

主存與輔存所用存儲(chǔ)器的存取速度接近于主存速度，容量接近于輔存容量。使用時(shí)可把主存和輔存看成統(tǒng)一整體，可用比主存實(shí)際容量地址大得多的邏輯地址編寫程序。

2.Cache－主存層次

為了解決存儲(chǔ)器的存儲(chǔ)容量、存取速度及單位成本之間的矛盾，可以采用Cache－主存存儲(chǔ)結(jié)構(gòu)，即在主存和CPU之間設(shè)置高速緩沖存儲(chǔ)器Cache，把正在執(zhí)行的指令代碼單元附近的一部分指令代碼或數(shù)據(jù)從主存裝入Cache中，供CPU在一段時(shí)間內(nèi)使用。只要Cache的容量滿足一定條件，就可以使得CPU的大部分取指令代碼及進(jìn)行數(shù)據(jù)讀/寫的操作通過(guò)訪問(wèn)Cache而不是主存來(lái)實(shí)現(xiàn)。這種存儲(chǔ)結(jié)構(gòu)的特點(diǎn)是：

(1)Cache的讀/寫速度幾乎能夠與CPU進(jìn)行匹配，所以計(jì)算機(jī)系統(tǒng)的存取速度可以大大提高。

(2)Cache的容量相對(duì)主存來(lái)說(shuō)并不是太大，所以整個(gè)存儲(chǔ)器系統(tǒng)的成本并沒(méi)有上升很多，整個(gè)存儲(chǔ)器系統(tǒng)的容量及單位成本能夠與主存相當(dāng)，而存取速度可以與Cache的讀/寫速度相當(dāng)，這就很好地解決了存儲(chǔ)器系統(tǒng)的容量、存取速度及單位成本之間的矛盾。7.5.2

Cache控制器

管理高速緩存和主存儲(chǔ)器的部件為Cache控制器，CPU與主存之間的數(shù)據(jù)傳輸必須經(jīng)過(guò)Cache控制器進(jìn)行。如圖7－5－2中虛線框所示，Cache控制器將來(lái)自CPU的數(shù)據(jù)讀/寫請(qǐng)求，轉(zhuǎn)向Cache存儲(chǔ)器，如果數(shù)據(jù)在Cache中，則CPU對(duì)Cache進(jìn)行讀/寫操作，稱為一次命中。命中時(shí)，CPU從Cache中讀(寫)數(shù)據(jù)。由于Cache速度與CPU速度相匹配，所以不需要插入等待狀態(tài)，故CPU處于零等待狀態(tài)，也就是說(shuō)CPU與Cache達(dá)到了同步，因此，有時(shí)稱高速緩存為同步Cache；若數(shù)據(jù)不在Cache中，則CPU對(duì)主存操作，稱為一次失敗。失敗時(shí)，CPU必須在其總線周期中插入等待周期TW。圖7－5－2

Cache存儲(chǔ)系統(tǒng)基本結(jié)構(gòu)

在Cache－主存存儲(chǔ)體系中，所有的程序代碼和數(shù)據(jù)仍然都存放在主存中，Cache存儲(chǔ)器只是在系統(tǒng)運(yùn)行過(guò)程中，動(dòng)態(tài)地存放了主存中的一部分程序塊和數(shù)據(jù)塊的副本，這是一種以塊為單位的存儲(chǔ)方式。塊的大小稱為“塊長(zhǎng)”，塊長(zhǎng)一般取一個(gè)主存周期所能調(diào)出的信息長(zhǎng)度。

假設(shè)主存的地址碼為n位，則其共有2n個(gè)單元，將主存分塊(block)，每塊有B個(gè)字節(jié)，則一共可以分成2n/B塊。Cache也由同樣大小的塊組成，由于其容量小，所以塊的數(shù)目小得多，也就是說(shuō)，主存中只有一小部分塊的內(nèi)容可存放在Cache中。在Cache中，每一塊外加有一個(gè)標(biāo)記，指明它是主存中哪一塊的副本，所以該標(biāo)記的內(nèi)容相當(dāng)于主存中塊的編號(hào)。假定主存地址為n＝M＋B位，其中M稱為主存的塊地址，而b則稱為主存的塊內(nèi)地址，即主存的塊數(shù)為2M，塊內(nèi)字節(jié)數(shù)為2B；同樣，假定Cache地址n＝Ｎ+b位，其中N稱為Cache塊地址，而b為Cache的塊內(nèi)地址，即Cache的塊數(shù)為2N，塊內(nèi)字節(jié)數(shù)為2b，通常使主存與Cache的塊內(nèi)地址碼數(shù)量相同，即B＝b，所以，通常Cache的塊內(nèi)字節(jié)數(shù)與主存的塊內(nèi)字節(jié)數(shù)相同。當(dāng)CPU發(fā)出讀請(qǐng)求時(shí)，將主存地址Ｍ位(或Ｍ位中的一部分)與Cache某塊的標(biāo)記相比較，根據(jù)其比較結(jié)果是否相等而區(qū)分出兩種情況：當(dāng)比較結(jié)果相等時(shí)，說(shuō)明需要的數(shù)據(jù)已在Cache中，那么直接訪問(wèn)Cache就行了，在CPU與Cache之間，通常一次傳送一個(gè)字；當(dāng)比較結(jié)果不相等時(shí)，說(shuō)明需要的數(shù)據(jù)尚未調(diào)入Cache，那么就要把該數(shù)據(jù)所在的整個(gè)字塊從主存中一次調(diào)進(jìn)來(lái)。7.5.3

Cache的基本操作

1.讀操作

當(dāng)CPU發(fā)出讀操作命令時(shí)，要根據(jù)它產(chǎn)生的主存地址分兩種情形：一種是需要的數(shù)據(jù)已在Cache存儲(chǔ)器中，那么只需直接訪問(wèn)Cache存儲(chǔ)器，從對(duì)應(yīng)單元中讀取信息到數(shù)據(jù)總線；另一種是所需要的數(shù)據(jù)尚未裝入Cache存儲(chǔ)器，CPU在從主存讀取信息的同時(shí)，由Cache替換控制部件（見(jiàn)圖7－5－2）把該地址所在的那塊存儲(chǔ)內(nèi)容從主存拷貝到Cache中。Cache存儲(chǔ)器中保存的字塊是主存相應(yīng)字塊的副本。

2.寫操作

當(dāng)CPU發(fā)出寫操作命令時(shí)，也要根據(jù)它產(chǎn)生的主存地址分兩種情形：其一，命中時(shí)，不但要把新的內(nèi)容寫入Cache存儲(chǔ)器中，必須同時(shí)寫入主存，使主存和Cache內(nèi)容同時(shí)修改，保證主存和副本內(nèi)容一致，這種方法稱寫直達(dá)法或稱通過(guò)式寫(Writethrough，簡(jiǎn)稱通寫法);其二，未命中時(shí)，許多計(jì)算機(jī)系統(tǒng)只向主存寫入信息，而不必同時(shí)把這個(gè)地址單元所在的主存中的整塊內(nèi)容調(diào)入Cache存儲(chǔ)器。7.5.4地址映像及其方式

1.直接映像

每個(gè)主存塊映像到Cache中的一個(gè)指定塊的方式稱為直接映像。在直接映像方式下，主存中某一特定存儲(chǔ)塊只可調(diào)入Cache中的一個(gè)指定位置，如果主存中另一個(gè)存儲(chǔ)塊也要調(diào)入該位置，則將發(fā)生沖突。

地址映像的方法為：將主存塊地址對(duì)Cache的塊號(hào)取模，即可得到Cache中的塊地址，這相當(dāng)于將主存的空間按Cache的大小進(jìn)行分區(qū)，每區(qū)內(nèi)相同的塊號(hào)映像到Cache中相同的塊的位置。一般來(lái)說(shuō)，如果Cache被分成2N塊，主存被分成同樣大小的2M塊，則主存與Cache中塊的對(duì)應(yīng)關(guān)系如圖7－5－3所示。圖7－5－3直接映像示意圖

在直接映像方式中，主存塊映像到Cache塊的塊號(hào)函數(shù)可以用下式表示：j＝imod2N

其中,j是主存塊映像到Cache的塊號(hào)；i是主存的塊號(hào)，2N為Cache的塊數(shù)。在這種映像方式中，主存的第0塊、第2N塊、第2N+1塊、…映像到Cache的第0塊，而主存的第1塊、第2N十1塊、第2N+1+1塊、…映像到Cache的第1塊，依次類推，即Cache中的塊與主存中一個(gè)區(qū)的塊一一對(duì)應(yīng)。例如，假設(shè)主存的容量是64KB，Cache的容量是2KB，每個(gè)塊的大小為64B，這樣主存中有216/26=210個(gè)塊，Cache中有211/26=25個(gè)塊，主存中區(qū)有210/25=32個(gè)區(qū)。在直接映像方式下，主存中的第0~32區(qū)的第0塊映像到Cache中的第0塊，第0~32區(qū)的第1塊則映像到Cache中的第1塊，依次類推。

2.全相聯(lián)映像

如圖7－5－4所示，它允許主存中的每一個(gè)字塊映像到Cache存儲(chǔ)器的任何一個(gè)字塊位置上，也允許從確實(shí)已被占滿的Cache存儲(chǔ)器中替換出任何一個(gè)舊字塊。當(dāng)訪問(wèn)一個(gè)塊中的數(shù)據(jù)時(shí)，塊地址要與Cache塊表中的所有地址標(biāo)記進(jìn)行比較以確定是否命中。在數(shù)據(jù)塊調(diào)入時(shí)，存在著一個(gè)比較復(fù)雜的替換策略問(wèn)題，即決定將數(shù)據(jù)塊調(diào)入Cache中什么位置，將Cache中哪一塊數(shù)據(jù)調(diào)出到主存。全相聯(lián)方法塊沖突的概率低，Cache的利用率高，是一種最理想的解決方案，但全相聯(lián)Cache中塊表查找的速度慢，由于Cache的速度要求高，因此全部比較和替換策略都要用硬件實(shí)現(xiàn)，控制復(fù)雜，實(shí)現(xiàn)起來(lái)也比較困難。圖7－5－4全相聯(lián)映像示意圖

3.組相聯(lián)映像

組相聯(lián)映像方式是全相聯(lián)映像和直接映像的一種折中方案。這種方法將Cache字塊分成組，允許將主存的塊映像到Cache固定組內(nèi)的任意塊，各組之間是直接映像，而組內(nèi)各塊之間則是全相聯(lián)映像。如圖7－5－5所示，在組相聯(lián)映像方式下，主存中存儲(chǔ)塊的數(shù)據(jù)可調(diào)入Cache中一個(gè)指定組內(nèi)的任意塊中，如果組的大小為1就變成了直接映像；如果組的大小為整個(gè)Cache的大小就變成了全相聯(lián)映像。圖7－5－5組相聯(lián)映像示意圖例如，把Cache子塊分成2C組，每組包含2R個(gè)字塊，那么，主存字塊MM(i)(0≤i≤2M-1)可以用下列映像函數(shù)映像到Cache字塊MN(j)(0≤j≤2N-1)上：j＝(imod2C)×2R十k(0≤k≤2R-1)例如，設(shè)C＝3位，R＝1位，考慮主存字塊15可映像到Cache的哪一個(gè)字塊中。根據(jù)公式，可得：j

＝(imod2C)×2R十k＝(15mod23)×21十k＝7×2十k＝14十k

又0≤k≤2R-1＝21-1＝1-1=1即：k＝0或1j＝14(k＝0)或15(k＝1)所以主存模塊15可映像到Cache字塊14或15，在第7組。組相聯(lián)映像方法在判斷塊命中以及替換算法上都要比全相聯(lián)映像方法簡(jiǎn)單，塊沖突的概率比直接映像方法的低，其命中率介于直接映像和全相聯(lián)映像方法之間。 7.6可編程邏輯器件概述

7.6.1

PLD器件的分類

自20世紀(jì)80年代以來(lái)，PLD器件發(fā)展非常迅速，目前常見(jiàn)的PLD產(chǎn)品有可編程只讀存儲(chǔ)器(ProgrammableReadOnlyMemory，PROM)、現(xiàn)場(chǎng)可編程邏輯陣列(FieldProgrammableLogicArray，F(xiàn)PLA)、可編程陣列邏輯(ProgrammableArrayLogic，PAL)、通用陣列邏輯(GenericArrayLogic，GAL)、可擦除的可編程邏輯器件(ErasableProgrammableLogicDevice，EPLD)、復(fù)雜可編程邏輯器件(ComplexProgrammableLogicDevice，CPLD)和現(xiàn)場(chǎng)可編程門陣列(FieldProgrammableGateArray，F(xiàn)PGA)等類型。PLD器件從規(guī)模上又可以細(xì)分為簡(jiǎn)單PLD(SPLD)、復(fù)雜PLD(CPLD)以及FPGA(FieldProgrammableGateArray)。它們內(nèi)部結(jié)構(gòu)的實(shí)現(xiàn)方法各不相同?？删幊踢壿嬈骷凑疹w粒度可分為低密度可編程邏輯器件（LDPLD）和高密度可編程邏輯器件(HDPLD)，如圖7－6－1所示。圖7－6－1

PLD器件分類

簡(jiǎn)單的低密度PLD(幾百個(gè)門以下)主要包括以下幾種：

(1)現(xiàn)場(chǎng)可編程邏輯陣列FPLA。

(2)可編程陣列邏輯PAL。PAL是20世紀(jì)70年代末期MMI公司率先推出的一種可編程器件。它采用雙極型工藝制作，熔斷絲編程方式。其缺點(diǎn)是功耗較大，只能編程一次。

(3)通用陣列邏輯GAL。GAL器件于1985年由美國(guó)Lattice公司首先推出，是可多次電擦寫的可編程器件。其特點(diǎn)是：采用E2CMOS工藝，可電擦除后多次編程；采用可編程與或陣列(乘積項(xiàng))實(shí)現(xiàn)不同邏輯；輸出端采用了可編程的輸出邏輯宏單元(OLMC)結(jié)構(gòu)，可以設(shè)置成不同的工作狀態(tài)；實(shí)現(xiàn)了PAL器件的各種輸出工作模式，增強(qiáng)了器件的通用性?？梢哉J(rèn)為GAL是CPLD的早期產(chǎn)品。以上三種低密度的器件，目前只有GAL還被經(jīng)常使用。

低密度的器件一般采用專用編程器燒寫；而復(fù)雜的高密度PLD(幾千個(gè)門以上)都采用在系統(tǒng)編程ISP技術(shù)，它主要包括以下幾種：

(1)可擦除的可編程邏輯器件EPLD。

(2)現(xiàn)場(chǎng)可編程門陣列FPGA。Xinlix公司發(fā)明了基于查找表技術(shù)實(shí)現(xiàn)邏輯功能的FPGA，其輸出端也是采用可編程的輸出邏輯宏單元(OLMC)結(jié)構(gòu)。美國(guó)Altera公司于2000年推出了基于FPGA解決方案的SOPC(SystemOnProgrammableChip)并提供了開(kāi)發(fā)軟件QuartusⅡ。與ASIC的SOC解決方案相比，SOPC系統(tǒng)及其開(kāi)發(fā)技術(shù)具有更多的特色，適合小批量的復(fù)雜系統(tǒng)的開(kāi)發(fā)和生產(chǎn)。

(3)復(fù)雜可編程邏輯器件CPLD。7.6.2

PLD的電路表示法

1.連接方式

PLD電路由與門陣列和或門陣列兩種基本的門陣列組成。圖7－6－2是一個(gè)基本的PLD結(jié)構(gòu)圖。由此圖可以看到，門陣列交叉點(diǎn)上連接有三種方式：

(1)硬線連接：它是固定連接，不能用編程加以改變。

(2)編程接通：它是通過(guò)編程實(shí)現(xiàn)接通的連接。

(3)編程斷開(kāi)：通過(guò)編程使該處連接呈斷開(kāi)狀態(tài)。圖7－6－2

PLD表示法

2.基本門電路的PLD表示法

圖7－6－3中給出了幾種基本門在PLD表示法中的表達(dá)形式。一個(gè)4輸入與門在PLD表示法中的表示如圖(a)所示，L1=ABCD，通常把A、B、C、D稱為輸入項(xiàng)，L1稱為乘積項(xiàng)(簡(jiǎn)稱積項(xiàng));一個(gè)4輸入或門如圖(b)所示，其中L2=A+B+C+D，緩沖器有互補(bǔ)輸出，如圖(c)所示;輸出緩沖器如圖(d)所示;圖(e)為默認(rèn)連接和等效表示。圖7－6－3基本門的PLD表示法

3.PROM的PLD表示法

可編程的只讀存儲(chǔ)器PROM實(shí)質(zhì)上可以認(rèn)為是一個(gè)可編程邏輯器件，它包含一個(gè)固定連接的與門陣列(即全譯碼的地址譯碼器)和一個(gè)可編程的或門陣列。圖7－6－4是4位輸入地址碼4位字長(zhǎng)PROM的PLD表示法。圖(a)中可編程或陣列的可編程單元都以編程斷開(kāi)連接形式表示，圖(b)為其等效表示。圖7－6－4

PROM的PLD表示法7.6.3可編程陣列邏輯器件(PAL)

可編程陣列邏輯器件PAL采用可編程與門陣列和固定連接的或門陣列的基本結(jié)構(gòu)形式。用PAL門陣列實(shí)現(xiàn)邏輯函數(shù)時(shí)，每個(gè)函數(shù)是若干個(gè)乘積項(xiàng)之和，但乘積項(xiàng)數(shù)目固定不變(乘積項(xiàng)數(shù)目取決于所采用的PAL芯片)。圖7－6－5(a)給出了PAL編程前的內(nèi)部結(jié)構(gòu)，圖中與門陣列的可編程單元用“+”表示，省略了可編程連接符“×”；圖7－6－5(b)給出了編程后的簡(jiǎn)化內(nèi)部結(jié)構(gòu)，圖中用“+”表示可編程單元斷開(kāi)連接，用“”表示編程連接，以示與或門陣列的固定連接“●”相區(qū)別。由圖7－6－5(a)可知，每個(gè)或門有固定的4個(gè)輸入(與門的輸出，即乘積項(xiàng))，每個(gè)與門都有8個(gè)輸入端(與4個(gè)輸入變量相對(duì)應(yīng))，所以，該P(yáng)AL每個(gè)輸出(函數(shù))有4乘積項(xiàng)，每個(gè)乘積項(xiàng)最多可含有4個(gè)輸入變量。

編程前與門的8個(gè)輸入和4個(gè)輸入變量及其反變量接通，這是與門陣列的默認(rèn)狀態(tài)。編程后，有些連接被熔斷，從而獲得需要的乘積項(xiàng)。默認(rèn)狀態(tài)時(shí)，與門輸出為0。圖7－6－5(b)中，4個(gè)輸出函數(shù)分別為圖7－6－5

PAL的基本結(jié)構(gòu)7.6.4可編程通用陣列邏輯器件(GAL)

1.GAL的基本結(jié)構(gòu)

圖7－6－6給出了可編程通用陣列邏輯器件GAL16V8的內(nèi)部邏輯結(jié)構(gòu)及相應(yīng)的管腳分布。該器件由以下五部分組成：

(1)8個(gè)輸入緩沖器(引腳2～9作為輸入)；

(2)8個(gè)三態(tài)輸出緩沖器(引腳12～19作為輸出緩沖器的輸出)；

(3)8個(gè)反饋/輸入緩沖器(將輸出反饋給與門陣列，或?qū)⑤敵龆擞米鬏斎攵?；

(4)可編程與門陣列(由8×8個(gè)與門構(gòu)成，形成64個(gè)乘積項(xiàng)，每個(gè)與門有32個(gè)輸入，其中16個(gè)來(lái)自輸入緩沖器，另16個(gè)來(lái)自反饋/輸入緩沖器)；

(5)8個(gè)輸出邏輯宏單元(OLMC12～19，或門陣列包含其中)。圖7－6－6通用可編程陣列邏輯器件GAL16V8內(nèi)部邏輯結(jié)構(gòu)

2.輸出邏輯宏單元(OLMC)

GAL的每一個(gè)輸出端都對(duì)應(yīng)有一個(gè)輸出邏輯宏單元OLMC，其邏輯結(jié)構(gòu)如圖7－6－7所示。OLMC主要由以下四部分組成：

(1)或門陣列(8輸入或門陣列，其中一個(gè)輸入受控制)；

(2)異或門(異或門用于控制輸出信號(hào)極性，XOR(n)=0輸出低電平有效，XOR(n)=1輸出高電平效，n為輸出引腳號(hào))；

(3)正邊沿觸發(fā)的D觸發(fā)器(鎖存或門輸出狀態(tài)，使GAL適用于時(shí)序邏輯電路)；

(4)4個(gè)數(shù)據(jù)選擇器(MUX)。圖7－6－7輸出邏輯宏單元OLMC邏輯結(jié)構(gòu)

4個(gè)數(shù)據(jù)選擇器分別為：

·乘積項(xiàng)數(shù)據(jù)選擇器PTMUX：用于控制來(lái)自與陣列的第一乘積項(xiàng)。當(dāng)控制字中AC0·AC1(n)時(shí)，第一乘積項(xiàng)作為或門8個(gè)輸入中的一個(gè)輸入項(xiàng);反之，或門只有7個(gè)輸入項(xiàng)。

·三態(tài)數(shù)據(jù)選擇器STMUX：用于選擇三態(tài)輸出緩沖器的控制信號(hào)。當(dāng)AC0AC1(n)=00時(shí)，UCC為控制信號(hào)，三態(tài)緩沖器使能；AC0AC1(n)=01時(shí)，輸出緩沖器禁止；AC0AC1(n)=11時(shí)，第一乘積項(xiàng)為三態(tài)緩沖器的控制信號(hào)；AC0AC1(n)=10時(shí)，OE作為三態(tài)緩沖器的使能信號(hào)。

·反饋數(shù)據(jù)選擇器FMUX：用于決定反饋信號(hào)的來(lái)源。受AC0、AC1(n)和AC1(m)控制，m為相鄰宏單元對(duì)應(yīng)I/O引腳號(hào)。有四種信號(hào)來(lái)源：地電平、相鄰OMUX輸出、本級(jí)OMUX輸出和本級(jí)D觸發(fā)器輸出的互補(bǔ)輸出。

·輸出數(shù)據(jù)選擇器OMUX：用于決定輸出信號(hào)是否鎖存。AC0+AC1(n)=1，輸出信號(hào)是寄存器型。

表7－6－1給出了OMUX的五種設(shè)置情況。在結(jié)構(gòu)控制字的控制下，可將OMUX設(shè)置成五種不同功能。表7－6－1

GAL16V8工作模式

3.結(jié)構(gòu)控制字

GAL16V8的各種配置是由結(jié)構(gòu)控制字來(lái)控制的,如圖7－6－8所示，控制字中XOR(n)和AC1(n)里的數(shù)字n分別表示對(duì)輸出引腳號(hào)為n的OLMC控制。圖7-6-8GAL18L8結(jié)構(gòu)控制字結(jié)構(gòu)控制字中各位的功能如下：

(1)同步位SYN:用以確定GAL器件具有組合邏輯輸出功能還是時(shí)序邏輯輸出功能。SYN=1，GAL是一個(gè)純組合型邏輯器件;SYN=0，GAL是一個(gè)具有寄存器型輸出的邏輯器件。

(2)結(jié)構(gòu)控制位AC0:該位對(duì)每個(gè)OLMC是共用的，它與各OLMC(n)的各自AC1(n)一起控制OLMC(n)中的各個(gè)數(shù)據(jù)選擇器。

(3)結(jié)構(gòu)控制位AC1:共有8位，每一位AC1(n)控制一個(gè)OLMC(n)。

(4)極性控制位XOR(n):8位XQR通過(guò)相應(yīng)OLMC中的異或門實(shí)現(xiàn)對(duì)各個(gè)輸出極性的控制。

(5)乘積項(xiàng)(PT)禁止位:共有64位，分別控制與門陣列的64個(gè)乘積項(xiàng)(PT0～PT63)。

通過(guò)對(duì)結(jié)構(gòu)控制字的編程，可以控制GAL的工作模式。

4.GAL的工作模式

GAL16V8有三種工作模式，即簡(jiǎn)單型、復(fù)雜型和寄存器型。在簡(jiǎn)單型工作模式下，GAL內(nèi)無(wú)反饋通路;在復(fù)雜型工作模式下，GAL內(nèi)存在反饋通路；在寄存器型工作模式下，至少有一個(gè)OLMC工作在寄存器輸出模式。表7－6－2、表7－6－3和表7－6－4分別列出在簡(jiǎn)單、復(fù)雜和寄存器型工作模式下各引腳的功能。表7－6－2

GAL16V8簡(jiǎn)單型工作模式表7－6－3

GAL16V8復(fù)雜型工作模式表7－6－4

GAL16V8寄存器型工作模式

7.7高密度可編程器件概述

7.7.1

FPGA芯片結(jié)構(gòu)簡(jiǎn)介

根據(jù)數(shù)字電路的基本知識(shí)可以知道，對(duì)于一個(gè)n輸入的邏輯運(yùn)算，不管是與或非運(yùn)算還是異或運(yùn)算等，最多只可能存在2n種結(jié)果。所以如果事先將相應(yīng)的結(jié)果存放于一個(gè)存儲(chǔ)單元，就相當(dāng)于實(shí)現(xiàn)了與非門電路的功能。FPGA的原理也是如此，它通過(guò)燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實(shí)現(xiàn)了不同的邏輯功能。目前主流的FPGA仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能(如RAM、時(shí)鐘管理和DSP)的硬核(ASIC型)模塊。每一個(gè)系列的FPGA都有其相應(yīng)的內(nèi)部結(jié)構(gòu)，示意圖如圖7－7－1所示。FPGA通常有三個(gè)基本的組成部分，即可編程輸入/輸出單元(InputandOutputBlock，IOB)、可編程邏輯單元(ConfigurableLogicBlock，CLB)及可編程連線資源。通常CLB包含組合邏輯部分和時(shí)序邏輯部分，組合邏輯一般包括查詢表(LookupTable)和相關(guān)的多路選擇器(Multiplexer)。而時(shí)序邏輯部分包含觸發(fā)器(DFF)和一些相關(guān)的多路選擇器。IOB則提供了FPGA內(nèi)部和外部的一個(gè)接口，連線資源則提供CLB與IOB之間以及各CLB之間的通信。圖7－7－1

FPGA芯片的內(nèi)部結(jié)構(gòu)

1.可編程輸入/輸出單元(IOB)

可編程輸入/輸出單元簡(jiǎn)稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對(duì)輸入/輸出信號(hào)的驅(qū)動(dòng)與匹配要求，其內(nèi)部結(jié)構(gòu)如圖7－7－2所示。FPGA內(nèi)的I/O按組分類，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)。通過(guò)軟件的靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與I/O物理特性，可以調(diào)整驅(qū)動(dòng)電流的大小及改變上、下拉電阻。目前，I/O口的頻率也越來(lái)越高，一些高端的FPGA通過(guò)DDR寄存器技術(shù)可以支持高達(dá)2Gb/s的數(shù)據(jù)速率。圖7－7－2典型的IOB內(nèi)部結(jié)構(gòu)示意圖外部輸入信號(hào)可以通過(guò)IOB模塊的存儲(chǔ)單元輸入到FPGA的內(nèi)部，也可以直接輸入FPGA內(nèi)部。當(dāng)外部輸入信號(hào)經(jīng)過(guò)IOB模塊的存儲(chǔ)單元輸入到FPGA內(nèi)部時(shí)，其保持時(shí)間(HoldTime)的要求可以降低