第2章Altera可編程邏輯器件2.1概

述2.2FPGA2.3CPLD2.4結(jié)構(gòu)化ASIC2.5成

熟

器

件2.1概

述

Altera公司創(chuàng)立于1983年，總部位于美國硅谷圣侯塞。1984年，Altera成功開發(fā)了第一個可重復(fù)編程的邏輯器件--EP300，其第一款商業(yè)化的PLD，即Classic器件直到今天還在市場上銷售。

Altera分別在1988年和1992年推出了基于乘積項的MAX構(gòu)架和基于查找表(LUT)的FLEX構(gòu)架，并且最近又推出了更新、更強大和更高效的QuartusⅡ開發(fā)系統(tǒng)和廣泛的IP功能，進一步拓展了該公司在行業(yè)中的技術(shù)領(lǐng)先地位。

作為世界上最大的可編程邏輯器件供應(yīng)商之一，Altera把它的PLD產(chǎn)品分為FPGA、CPLD和結(jié)構(gòu)化ASIC三個大類。目前其FPGA高端產(chǎn)品主要是Stratix家族，包括Stratix(GX)、StratixⅡ(GX)、StratixⅢ(L和E)、StratixⅣ(E,GX和GT)、StratixⅤ(E,GX,GS,GT)；FPGA中端產(chǎn)品主要是Arria(GX)、ArriaⅡ(GX)系列器件；FPGA低成本產(chǎn)品主要是Cyclone家族，包括Cyclone、CycloneII、CycloneⅢ(LS)、CycloneⅣ(E和GX)、CycloneⅤ系列器件。Altera的CPLD產(chǎn)品主要是MAX3000A、MAXⅡ(G,Z)、MAXⅤ系列器件。Altera的結(jié)構(gòu)化ASIC則主要是HardCopy家族器件，目前主要包括HardCopyStratix、HardCopyⅡ、HardCopyⅢ和HardCopyⅣ(E和GX)、HardCopyⅤ系列器件。Altera早期成熟產(chǎn)品屬于FPGA的還有APEXⅡ、APEX20K、Mercury、FLEX10K、ACEX1K、FLEX6000、FLEX8000和Excalibur系列器件；屬于CPLD的還有MAX5000、MAX7000、MAX9000以及Classic系列器件；屬于結(jié)構(gòu)化ASIC的還有HardCopyAPEX系列器件。圖2.1Altera公司PLD器件的命名方法2.2FPGA2.2.1高端FPGA器件StratixⅣ

Altera公司的StratixⅣ系列FPGA在高端應(yīng)用中提供了具有突破性水平的系統(tǒng)帶寬和較高的功率效率。StratixⅣ系列FPGA基于臺灣半導(dǎo)體制造公司(TSMC)40nm處理技術(shù)，超越其它高端FPGA，具有最高的邏輯密度，最多的收發(fā)器，最低的功率需求。

Stratix器件系列包含三個已優(yōu)化類型，分別是StratixⅣE、StratixⅣGX和StratixⅣGT，以滿足不同的應(yīng)用需求。

StratixⅣE(增強型)FPGA：高達813050個邏輯單元(LE)，33294kbRAM和1288個18?×?18位乘法器；

StratixⅣGXFPGA收發(fā)器：高達531200個邏輯單元，27376kbRAM，1288個18?×?18位乘法器和48個高達8.5Gb/s基于時鐘數(shù)據(jù)恢復(fù)(CDR)的全雙工收發(fā)器；

StratixⅣGTFPGA：高達531200個邏輯單元，27376kbRAM，1288個18?×?18位乘法器，48個高達11.3Gb/s基于CDR的全雙工收發(fā)器。

Altera完整的高端解決方案包括最低風險和最低的總成本。該家族所有系列器件都可以HardCopyⅣ結(jié)構(gòu)化器件做成ASIC，為終端市場的用戶定制組合提供全面的應(yīng)用解決方案。其與業(yè)界領(lǐng)先的QuartusⅡ軟件結(jié)合使用，可以提高生產(chǎn)能力和性能。

1．特點

StratixⅣ系列器件的總體特點為高速收發(fā)器功能、FPGA架構(gòu)和I/O功能。主要如下所示。在StratixGX和GT器件中有多達48個基于CDR的全雙工收發(fā)器，支持的數(shù)據(jù)速率分別高達8.5Gb/s和11.3Gb/s；專用電路對于流行的串行協(xié)議支持物理層功能，如PCI-Express(PIPE)的Gen1和Gen2、吉比特以太網(wǎng)協(xié)議、串行快速IO、SONET/SDH、XAUI/HiGig、(OIF)、SD/HD/3G-SDI、光纖信道SFI-5；利用嵌入式PCIExpress硬IP模塊實現(xiàn)PHY-MAC層、數(shù)據(jù)鏈路層和傳輸層功能，完成PCIExpress(PIPE)協(xié)議的解決方案；可編程的發(fā)射機預(yù)加重和接收機均衡電路彌補了物理介質(zhì)中的頻率選擇性衰落。典型的物理介質(zhì)附屬子層(PhysicalMediaAttachment，PMA)功率消耗為：每個通道在3.125Gb/s時消耗100mW，在6.375Gb/s時消耗135mW；每個器件具有72600至813050個等效邏輯單元；

7370～33294kb由三個RAM塊組成的增強型TriMatrix存儲器，實現(xiàn)真正的雙端口存儲器和FIFO緩沖器；高達600MHz可配置為9?×?9位、12?×?12位、18?×?18位、36?×?36位全精度乘法器的高速DSP模塊；每個器件多達16個全局時鐘(GCLK)，88個局部時鐘(RCLK)，132個外圍時鐘(PCLK)；可編程電源技術(shù)，最大化器件性能的同時最小化功耗；高達1120個用戶I/O引腳安排在24個模塊化I/O區(qū)域，支持寬范圍的單端和差分I/O標準；在24個模塊化I/O區(qū)域，都支持包括DDR、DDR2、DDR3、SDRAM、RLDRAMⅡ、QDRⅡ和QDRⅡ+?SRAM的高速外部存儲器接口；串行化器/解串行化器(SERDES)、動態(tài)相位調(diào)整(DPA)和軟CDR，支持高速LVDSI/O，數(shù)據(jù)速率能達到1.6Gb/s；支持源同步總線標準，包括SGMⅡ、千兆以太網(wǎng)、SPI-4的第二階段(POS-PHY第4級)、XSBI、UTOPIAⅣ、NPSI和CSIX-L1；

StratixⅣE器件輸出引腳設(shè)計允許移植StratixⅢ的設(shè)計到StratixⅣE中，對PCB具有最小的影響。高速收發(fā)器的功能只適用于StratixⅣGX和StratixⅣGT器件。StratixⅣGX器件支持數(shù)據(jù)速率高達8.5Gb/s，StratixⅣGT器件支持的數(shù)據(jù)速率高達11.3Gb/s。所有的Stratix器件都支持熱插拔；具有四種配置模式：被動串行(PS)、快速被動并行(FPP)、快速主動串行(FAS)、JTAG配置；支持遠程系統(tǒng)升級；配置數(shù)據(jù)中具有256bit高級加密標準(AES)的加密位，以保護用戶的設(shè)計，以防拷貝、逆向工程和篡改；配置RAM單元的內(nèi)置軟件錯誤檢測。

2．結(jié)構(gòu)

StratixⅣGX器件中每個器件提供多達48個全雙工CDR的收發(fā)器通道，每個器件實際收發(fā)器通道數(shù)目隨著所選擇的器件型號不同而變化。48個收發(fā)器通道中的32個有專門的物理編碼子層(PhysicalCodingSublayer，PCS)和物理介質(zhì)附屬子層(PhysicalMediaAttachment，PMA)電路，支持在600Mb/s和8.5Gb/s之間的數(shù)據(jù)速率。余下的16個收發(fā)器通道僅有專門的PMA電路，支持的數(shù)據(jù)速率在600Mb/s和6.5Gb/s之間。圖2.2StratixⅣGX和StratixⅣGT芯片視圖圖2.3StratixⅣE器件芯片視圖

3．器件性能及選擇表2.1～表2.3分別表示StratixⅣE、StratixⅣGX、StratixⅣGT器件序列的性能特征。表2.3StratixⅣGT器件序列的性能特征2.2.2高端FPGA器件StratixV

Altera公司的28nm的StratixⅤFPGA器件包含一些創(chuàng)新性的內(nèi)容，比如增強的核結(jié)構(gòu)，高達28Gb/s的集成收發(fā)器，獨一無二的集成硬IP模塊陣列等。一些新的器件特征及加強特征將在QuartusⅡ10.0版本中給出。正是基于這些創(chuàng)新，StratixⅤFPGA使得優(yōu)化目標器件在以下的應(yīng)用中達到一個新的等級：中心帶寬的應(yīng)用和協(xié)議；在40G/100G甚至更高范圍內(nèi)的數(shù)據(jù)密集型應(yīng)用；在高性能高精度的數(shù)字信號處理(DSP)應(yīng)用。

StratixVFPGA有四種不同的類型(GT、GX、GS和E)，對應(yīng)于不同目標類型的應(yīng)用對象。對于更大量的產(chǎn)品，可以用StratixⅤFPGA做原型，通過低風險、低成本的途徑完成到HardCopyⅤASIC。

StratixⅤE系列器件在StratixⅤ家族器件中擁有最高的邏輯密度，其最大的器件超過一百萬個邏輯單元(LEs)，它是StratixⅤ系列器件中密度最高的一種變型。這些器件已經(jīng)針對ASIC和系統(tǒng)仿真，診斷成像以及儀器儀表等應(yīng)用進行了優(yōu)化。所有StratixV家族器件變化類型的一個共同點，是都擁有一套豐富的高性能內(nèi)建模塊，包括一個重新設(shè)計的邏輯模塊(ALM)，20kb的嵌入式存儲器模塊(M20K)，可變精度的DSP模塊以及分數(shù)時鐘綜合PLL(fPLLs)。所有這些內(nèi)建模塊通過Altera的高級多跟蹤路由結(jié)構(gòu)以及全面布局的時鐘網(wǎng)絡(luò)相互聯(lián)系在一起。所有StratixⅤ家族器件變化類型的另一個共同點是擁有一個新的嵌入式HardCopy模塊(EHB)。該模塊是用戶定制的固定IP模塊，可以衡量Altera獨一無二的HardCopyASIC能力。EHB主要用于固化標準和加強邏輯功能，例如接口協(xié)議、特別應(yīng)用功能和用戶專有的IP。將IP固化到EHB中能放有價值的核心邏輯資源，減少整個系統(tǒng)的功率和成本。當前StratixⅤ器件系列中的EHB模塊包括一個PCIExpressGen1/Gen2的硬IP實例。更多的EHB硬IP選項將在未來的QuartusⅡ軟件版本中發(fā)布。

1．特點

StratixⅤ系列器件的主要特點如下。工藝：28nm的TSMC加工技術(shù)，0.85V的核心電壓。低功率串行收發(fā)器：StratixⅤGT器件中的28Gb/s收發(fā)器；600Mb/s～12.5Gb/s的底板能力；發(fā)射預(yù)加重和去加重；獨立通道的動態(tài)重新配置。通用的I/O端口：1.6Gb/sLVDS；533MHz/1066Mb/s外部存儲器接口；單片終端(OCT)；StratixⅤGX/GS/E系列器件1.2V到3.3V接口電壓；StratixⅤGT器件的1.2V到2.5V接口電壓。嵌入式HardCopy模塊：PCIExpressGen1/Gen2完全協(xié)議堆棧，×?1/?×?4/?×?8端點和起點端口。嵌入式收發(fā)器硬IP：內(nèi)嵌PCS；吉比特以太網(wǎng)(GbE)和XAUIPCS；10G以太網(wǎng)PCS；串行快速I/O(SRIO)PCS；共同的公眾無線電接口(CPRI)PCS；吉比特無源光網(wǎng)絡(luò)(GPON)PCS。電源管理：可編程的電源技術(shù)；集成PowerPlay和功率分析的QuartusⅡ。高性能的核心結(jié)構(gòu)：有4個寄存器的增強型ALM；改進的路由方式可減少擁堵、提高編譯效率。嵌入式存儲模塊：M20K，具有硬ECC的20Kb；MLAB為640bit；可變精度DSP模塊：性能最高500MHz；支持信號處理精度從9?×?9到54?×?54；新增27?×?27乘法模式；中心FIR的64bit累加器和級聯(lián)；嵌入式內(nèi)部系數(shù)存儲器；預(yù)先的加法器/減法器可改善效率；增強的輸出數(shù)目允許更多獨立的乘法器。分數(shù)鎖相環(huán)：分數(shù)模式具有三級順序和δ-γ調(diào)制；整數(shù)模式；精確的時鐘綜合、時鐘延遲補償和零延遲緩沖。時鐘網(wǎng)絡(luò)：717MHz分數(shù)時鐘；全局、四分頻的外圍時鐘網(wǎng)絡(luò)；可以關(guān)閉閑置的時鐘網(wǎng)絡(luò)以降低動態(tài)功率。配置：串行和并行flash接口；嵌入的AES安全特點；篡改保護。高性能的封裝：同一封裝引腳布置的器件具有不同的器件密度，使得在不同密度的FPGA之間可以無縫移植；FBGA封裝在封裝上面具有去耦電容。

HardCopyⅤ的可移植性。

2．結(jié)構(gòu)

StratixⅤ收發(fā)器具有600Mb/s～28Gb/s的最高帶寬，低比特差錯率(BER)和低功耗。StratixⅤ已經(jīng)做了許多加強來提高靈活性和魯棒性。這些改進包括健全的模擬接收時鐘和數(shù)據(jù)恢復(fù)(CDR)，12.5Gb/s底板的先進預(yù)加重和均衡。此外，所有的收發(fā)器對嵌入式PCS硬IP的全部特征具有同一性，以簡化設(shè)計，降低功耗，節(jié)省有效核心資源。StratixⅤ收發(fā)器被設(shè)計為標準化部件以適應(yīng)寬范圍內(nèi)的協(xié)議和數(shù)據(jù)速率，被用作各種信號特征條件下支持底板、光學模塊和芯片到芯片方面的應(yīng)用。這些收發(fā)器安置在芯片的左邊和右邊，如圖2.4所示，它們與芯片上的其余部分隔離開，防止核心和I/O的噪聲耦合進收發(fā)器。為了確保最優(yōu)信號的完整性，由物理媒介附件(PMA)，物理編碼子層(PCS)和時鐘網(wǎng)絡(luò)組成收發(fā)器信道。閑置的收發(fā)器PMA信道也可以作為額外的發(fā)送鎖相環(huán)PLL使用。圖2.4StratixⅤGT/GX/GS芯片視圖

3．器件性能及選擇表2.4和表2.5分別給出了StratixⅤGT/GX/GS和StrativⅤE器件序列的性能特性。2.2.3低成本FPGA器件CycloneⅢ

1．特點

CycloneⅢ系列器件的主要特點如下。

1)最低功耗FPGA最低功耗歸因于：TSMC低功耗處理技術(shù)；Altera的功率意識的設(shè)計流程。低功耗運行提供以下好處：延長便攜式和手持式應(yīng)用的電池壽命；減少或消除冷卻系統(tǒng)成本；適應(yīng)溫度影響關(guān)鍵的環(huán)境。支持熱插拔操作。

2)設(shè)計安全功能

CycloneⅢLS器件系列提供以下設(shè)計安全特征。配置安全使用高級加密標準(AES)的256位可變密碼。使用QuartusⅡ軟件對設(shè)計分離流程進行路由結(jié)構(gòu)優(yōu)化：設(shè)計分離流程在設(shè)計分離區(qū)各部分之間達到物理和功能上的隔離。禁用外部JTAG端口的能力。核心的錯誤檢測(ED)周期指示器：在每個ED周期里提供一個通過及不通過指示標志；通過隨機存儲器(CRAM)的位比特為有意或無意的配置變化提供可視性。具有清除FPGA邏輯、CRAM、嵌入式存儲器和AES密鑰內(nèi)容的能力。內(nèi)部振蕩器使之具有系統(tǒng)監(jiān)測和健康檢查能力。

3)增強的系統(tǒng)集成度高存儲器和乘數(shù)器與邏輯的比率。高I/O數(shù)量、低密度和中密度器件滿足用戶I/O高需求的應(yīng)用：可調(diào)整的I/O回轉(zhuǎn)率以提高信號完整性；支持各種I/O標準如LVTTL、LVCMOS、SSTL、HSTL、PCI、PCI-X、LVPECL、VDS、總線LVDS(BLVDS)、LVDS、微型LVDS、RSDS和PPDS；支持多值片上終端(OCT)校準功能消除處理、電壓和溫度(PVT)變化。每個器件有四個鎖相環(huán)(PLL)為器件時鐘管理、外部系統(tǒng)時鐘管理和I/O接口提供強大的時鐘管理和合成能力：每個鎖相環(huán)有五個輸出；通過級聯(lián)節(jié)省I/O口，容易的PCB布線，并能降低抖動；通過動態(tài)可重構(gòu)改變相移、頻率乘法或除法，或兩者兼而有之，并在系統(tǒng)中輸入頻率時無需重新配置器件。無需外部控制器就可進行遠程系統(tǒng)升級。專用循環(huán)冗余碼校驗電路檢測單事件翻轉(zhuǎn)(SEU)問題。

CycloneⅢ器件系列的NiosⅡ嵌入式處理器，提供低成本、適合用戶的嵌入式解決方案。能夠從Altera和Altera項目合作(AMPP)伙伴那里廣泛收集預(yù)先建立和驗證的IP內(nèi)核。支持高速外部存儲器接口，如DDR、DDR2、SDRSDRAM和QDRIISRAM：自動校準PHY功能，簡化了時序收斂過程并通過PVT消除DDR、DDR2和QDRIISRAM的接口變化。

CycloneⅢ器件系列支持垂直移植。對于給定的封裝器件密度，允許用戶將所用器件移植到與其具有相同的專用引腳、配置引腳和電源引腳的其它器件中。這使用戶可以隨著設(shè)計的進展優(yōu)化設(shè)備密度和成本。

2．結(jié)構(gòu)特點

CycloneⅢ器件系列包括針對便攜式應(yīng)用優(yōu)化的客戶定義的特征集，它提供了寬范圍密度、存儲器、嵌入式乘法器和I/O選項。CycloneⅢ器件系列支持多種外部存儲器接口和高容量應(yīng)用中常見的I/O協(xié)議。QuartusⅡ軟件的功能和參數(shù)化的IP核使用戶更輕松使用CycloneⅢ器件系列的接口和協(xié)議。

1)邏輯單元和邏輯陣列塊一個邏輯陣列模塊由16個邏輯單元和1個LAB控制模塊組成。LE是CycloneⅢ器件系列結(jié)構(gòu)的最小邏輯單位。每個LE有4個輸入、1個四輸入查找表(LUT)、1個寄存器和輸出邏輯。四輸入LUT是一個函數(shù)發(fā)生器，能夠?qū)崿F(xiàn)四變量的任何功能。

2)內(nèi)存模塊

CycloneⅢ器件系列的每個M9K內(nèi)存塊提供9kb的片上內(nèi)存，在CycloneⅢ器件中存儲器工作頻率高達315MHz，在CycloneⅢLS器件中工作頻率高達274MHz。嵌入式存儲器結(jié)構(gòu)由M9K內(nèi)存塊陣列組成，可以配置為RAM、先入先出(FIFO)緩沖器或ROM。CycloneⅢ器件系列內(nèi)存塊已針對高速數(shù)據(jù)包處理、嵌入式處理器程序和嵌入式數(shù)據(jù)存儲進行了優(yōu)化。

QuartusⅡ軟件允許充分利用M9K存儲器模塊，可以通過專用宏功能模塊向?qū)纠蛑苯訌腣HDL或Verilog源代碼中推斷為內(nèi)存。

M9K存儲器模塊支持單端口、簡單雙端口和真雙端口工作模式。單端口模式和簡單雙端口模式支持所有端口寬度配置為?×?1，×?2，×?4，×?8，×?9，×?16，×?18，×?32和?×?36。真雙端口模式支持端口寬度配置為?×?1，×?2，×?4，×?8，×?9，×?16和?×?18。

3)嵌入式乘法器和數(shù)字信號處理

CycloneⅢ器件支持多達288個嵌入式乘法器模塊，CycloneⅢLS器件支持多達396個嵌入式乘法器模塊。每個模塊支持一個單獨的18?×?18位乘法器或兩個單獨的9?×?9位乘法器。

QuartusⅡ軟件包含的宏功能模塊被用來控制基于用戶參數(shù)設(shè)置的嵌入式乘法器模塊操作模式。乘法器也可以直接從VHDL或Verilog源代碼中推斷出。除了嵌入式乘法器，CycloneⅢ器件系列包括片上資源和外部接口的組合，這樣使它們在增強性能、降低系統(tǒng)成本和降低數(shù)字信號處理(DSP)系統(tǒng)功耗方面變得更加理想。用戶可以單獨使用CycloneⅢ器件系列或作為DSP器件的協(xié)處理器提高DSP系統(tǒng)的性價比。

CycloneⅢ器件系列的DSP系統(tǒng)設(shè)計支持包括以下特點。

DSPIP核：通用DSP處理功能，如有限沖擊響應(yīng)(FIR)、快速傅立葉變換(FFT)以及數(shù)控振蕩器(NCO)函數(shù)；普通視頻和圖像處理函數(shù)套件。為最終市場應(yīng)用提供的完整參考設(shè)計。在QuartusⅡ軟件與MathWorksSimulink和Matlab設(shè)計環(huán)境之間提供DSPBuilder接口工具。

DSP開發(fā)工具套件。

4)時鐘網(wǎng)絡(luò)和PLL

CycloneⅢ器件系列包括20個全局時鐘網(wǎng)絡(luò)，可以從專用時鐘引腳、雙重目的時鐘引腳、用戶邏輯和鎖相環(huán)PLL上驅(qū)動全局時鐘信號。CycloneⅢ器件系列包括最高4個五輸出鎖相環(huán)(PLL)，每個PLL都可以進行強大的時鐘管理和綜合?？梢岳肞LL進行器件時鐘管理、外部系統(tǒng)時鐘管理和I/O接口管理?？梢詣討B(tài)重新配置CycloneⅢ器件系列的PLL，對正在工作的器件外部存儲器接口進行自動校準。該功能支持多輸入源頻率，并且能滿足相應(yīng)的乘法、除法和相移要求。CycloneⅢ器件系列的鎖相環(huán)可以級聯(lián)，從一個單一的外部時鐘源在輸出引腳上產(chǎn)生多達10個內(nèi)部時鐘和兩個外部時鐘。

5)?I/O功能

CycloneⅢ器件系列有8個I/O組。所有I/O組支持單端和差分I/O標準。CycloneⅢ器件系列I/O還支持可編程總線保持、可編程上拉電阻、可編程延遲、可編程驅(qū)動強度、為優(yōu)化信號完整性的可編程擺率控制及熱插拔。CycloneⅢ器件系列可以用每面只有一個OCT校準模塊支持片上串行終端(RsOCT)校準或單端I/O標準驅(qū)動阻抗匹配(Rs)。

6)支持標準的工業(yè)嵌入式處理器為了采用CycloneⅢ器件系列迅速、簡單地進行系統(tǒng)級設(shè)計，可以選擇其中的?×?32位軟處理器核：FreescaleV1Coldfire、ARM、CortexM1或AlteraNiosⅡ。隨著片上系統(tǒng)(SOPC)生成器工具的使用，會帶有50個其它IP模塊庫。SOPCBuilder是Altera公司QuartusⅡ的一種設(shè)計工具，能將IP模塊系統(tǒng)集成進FPGA設(shè)計中。SOPCBuilder自動產(chǎn)生互連邏輯并創(chuàng)建一個測試平臺對功能進行驗證，從而節(jié)省了寶貴的設(shè)計時間。

7)擴展了傳統(tǒng)嵌入式處理器的性能單個或多個NiosⅡ嵌入式處理器被設(shè)計到CycloneⅢ器件系列中，旨在提高附加的協(xié)處理能力甚至取代系統(tǒng)中的傳統(tǒng)嵌入式處理器。同時使用CycloneⅢ器件系列和NiosⅡ可以提供低成本、高性能的嵌入式處理解決方案，從而允許擴展產(chǎn)品生命周期，相對于標準產(chǎn)品解決方案縮短了上市時間。Freescale和ARM嵌入式處理器需要單獨許可授權(quán)。

8)熱插拔和上電復(fù)位

CycloneⅢ器件系列具有熱插拔功能和無需外部器件支持的順序上電。可以在系統(tǒng)運行過程中插入或拔出一塊或更多塊CycloneⅢ器件系列的組件，不會對正在運行的系統(tǒng)總線或插入的系統(tǒng)板造成不良影響。該熱插拔功能允許在混合有3.3V、2.5V、1.8V、1.5V和1.2V器件的PCB板上使用FPGA。CycloneⅢ器件系列的熱插拔功能，無需為了FPGA正常運作對板上其它器件進行上電順序要求。

9)?JTAG邊界掃描測試

CycloneⅢ器件系列支持IEEE1149.1標準的JTAG規(guī)范。當器件正常運行時，邊界掃描測試(BST)結(jié)構(gòu)提供了測試引腳連接的能力，而不需要使用物理測試探針和捕獲函數(shù)數(shù)據(jù)。CycloneⅢ器件系列的邊界掃描單元可以強制信號到引腳或從引腳捕獲數(shù)據(jù)或邏輯陣列信號中獲得信號。強制測試數(shù)據(jù)被串行移入邊界掃描單元。捕獲數(shù)據(jù)串行移出并與預(yù)期結(jié)果在外部進行比較。除了BST，用戶還可以使用IEEE1149.1標準的控制器進行CycloneⅢLS器件的在電路重構(gòu)(ICR)。

10)配置

CycloneⅢ器件系列采用SRAM單元存儲配置數(shù)據(jù)。每次器件啟動時，配置數(shù)據(jù)下載到CycloneⅢ器件系列中。低成本配置選項包括Altera公司的EPCS系列串行閃存以及常用并行閃存配置。這些配置選項為通用目的的應(yīng)用和滿足特定配置的能力及喚醒時間要求提供了靈活性。CycloneⅢ器件系列支持AS、PS、FPP和JTAG配置方案。AP配置方案僅在CycloneⅢ器件中支持。

11)遠程系統(tǒng)升級

CycloneⅢ器件系列無需外部控制器即可進行遠程系統(tǒng)升級。CycloneⅢ器件系列中的遠程系統(tǒng)升級能力允許系統(tǒng)在遠端進行升級。在CycloneⅢ器件中實現(xiàn)的軟邏輯(不論是NiosII嵌入式處理器或用戶邏輯)可以在遠端下載一個新的配置映像，將它存儲在配置存儲器中，并且指示專用遠程系統(tǒng)升級電路開始一個新的配置周期。專用電路可以在配置處理過程中和配置完成后進行錯誤檢測，并且可以從錯誤狀態(tài)中恢復(fù)出來回復(fù)到安全配置映像中。專用電路還提供了錯誤狀態(tài)信息。CycloneⅢ器件在AS與AP配置方案上支持遠程系統(tǒng)升級，而CycloneⅢLS器件只在AS配置方案上支持遠程系統(tǒng)升級。

12)設(shè)計安全性(僅CycloneⅢLS器件)

CycloneⅢLS器件具有設(shè)計安全特點，在競爭激烈的軍事和商業(yè)環(huán)境的大容量和關(guān)鍵設(shè)計中具有重要作用。CycloneⅢLS器件配備了配置位流加密和防篡改功能，保護用戶的設(shè)計，防止復(fù)制、逆向工程和篡改。CycloneⅢLS器件使用了256位AES安全密鑰確保配置安全。

3．器件性能及選擇表2.6～表2.9分別列出了CycloneⅢ器件序列的性能特征、封裝尺寸、速度等級和配置方式。2.2.4低成本FPGA器件CycloneⅣ

1．特點

CycloneⅣ系列器件的主要特點如下。低成本、低功耗的FPGA架構(gòu)：6K～150K的邏輯單元；高達6.3Mb的嵌入式存儲器；多達360個18?×?18乘法器強化DSP處理應(yīng)用；總功率1.5W以下的協(xié)議橋接應(yīng)用。

CycloneⅣGX器件提供的高達8個高速收發(fā)器具有：數(shù)據(jù)速率高達3.125Gb/s；8位或10位物理媒介附件(PMA)到物理編碼子層(PCS)接口；字校準器；速率匹配FIFO；對通用公共無線接口(CPRI)的TX比特滑動；動態(tài)信道重新配置允許工作時改變數(shù)據(jù)速率和協(xié)議；為保證重要信號的完整性而靜態(tài)均衡和預(yù)加重；每通道功耗150mW；靈活的時鐘結(jié)構(gòu)在單一的收發(fā)器模塊中支持多協(xié)議。對PCIExpress(PIPE)(PCIe)Gen1，CycloneⅣGX器件提供專用的硬IP；提供×?1、×?2、×?4窄通道配置；端點和根端口配置；多達256個字節(jié)的有效載荷；一個虛擬通道；2KB的重試緩沖器；4KB的接收器(Rx)緩沖器。

CycloneⅣGX器件提供了一個廣泛的協(xié)議支持：PCIe(PIPE)Gen1×?1、×?2和×?4(2.5Gb/s)；CPRI(高達3.072Gb/s)；XAUI(3.125Gb/s)；三重速率串行數(shù)字接口(SDI)(高達2.97Gb/s)；串行快速IO(3.125Gb/s)；基本模式(高達3.125Gb/s)；V-by-One(高達3.0Gb/s)；OBSAI(高達3.072Gb/s)。多達532個用戶I/O：LVDS接口高達840Mb/s的發(fā)射機(Tx)、875Mb/s的接收Rx；支持DDR2接口的SDRAM高達200MHz；支持QDRIISRAM和支持DDR內(nèi)存高達167MHz。每個器件多達8個鎖相環(huán)PLL。提供商業(yè)和工業(yè)溫度級。2．器件性能及選擇2.2.5中端FPGA器件ArriaⅡ

1．特點

ArriaⅡGX系列器件的主要特點如下。

40nm低功耗FPGA引擎；自適應(yīng)邏輯模塊(ALM)提供工業(yè)界最高邏輯效率；8輸入可分割查找表(LUT)；存儲器邏輯陣列(MLAB)模塊可有效實現(xiàn)小型FIFO。高達350MHz的高性能數(shù)字信號處理(DSP)模塊：可配置為9?×?9位、12?×?12位、18?×?18位和36?×?36位全精度乘法器；硬編碼加法器、減法器、累加器和求和函數(shù)；利用Altera公司的Matlab和DSPBuilder軟件的全集成設(shè)計流程。最大系統(tǒng)帶寬：高達16路基于全雙工時鐘數(shù)據(jù)恢復(fù)(CDR)的收發(fā)器，支持速率為155Mb/s～3.75Gb/s；對流行的串行協(xié)議，包括PCI總線(PIPE)Gen1、吉比特以太網(wǎng)、快速串行IO、普通公眾無線接口(CPRI)、開放式主動基站結(jié)構(gòu)(OBSAI)、SD/HD/3GSDI、XAUI、HiGig/HiGig+?和SONET/SDH；具有專用電路支持其物理層功能。利用一個嵌入式硬IP模塊提供的PHY-MAC層、數(shù)據(jù)鏈路層和處理層功能作為完整的CPI總線(PIPE)協(xié)議解決方案。對高帶寬系統(tǒng)接口的優(yōu)化：高達612個用戶I/O引腳分布在12個模塊化I/O組，支持寬范圍的單端和差分I/O標準；高速LVDSI/O支持串行器/解串行器(SERDES)和動態(tài)相位調(diào)整(DPA)電路，數(shù)據(jù)速率范圍為150Mb/s～1Gb/s。低功耗：結(jié)構(gòu)功耗降低技術(shù)專利；在3.125Gb/s的典型條件下每通道收發(fā)器功耗大約是100mW；功率最優(yōu)化方法集成到QuartusⅡ開發(fā)軟件中。高級可用性和安全性：并行和串行配置選項；片上串行和差分I/O終端；256位高級加密標準(AES)，針對掉電和非掉電密鑰存儲對設(shè)計文檔編程加密；針對處理、串行協(xié)議和存儲器接口的穩(wěn)健IP組件；低成本、易上手的開發(fā)套件特征化高速中層連接器(HSMC)。

2．結(jié)構(gòu)特點

ArriaⅡGX器件序列包括一個用戶定義項設(shè)置使成本感測應(yīng)用軟件最優(yōu)化并且提供寬泛的密度、存儲器、嵌入式乘法器、I/O和封裝選擇。ArriaⅡGX器件支持無線、有線、廣播、計算機、存儲器和軍用市場所需的外部存儲接口和I/O協(xié)議。它們從StratixⅣ器件系列中繼承了8輸入高級邏輯模塊，M9K嵌入式RAM模塊和高性能DSP模塊，并具有一個成本最優(yōu)的I/O單元和一個優(yōu)化速度達到3.75Gb/s的收發(fā)器。

ArriaⅡGX器件序列支持主動串行(AS)、被動串行(PS)、快速被動并行(FPP)和JTAG配置方案。無需外部控制器的允許，系統(tǒng)就可安全、可靠地進行遠程升級，并具有容錯性。其具有來自一個遠程位置的安全的、可靠的、不需要外部控制的系統(tǒng)升級的差錯空閑配置。器件中實現(xiàn)的軟邏輯(不論是NiosⅡ嵌入式處理器或用戶邏輯)可以在遠端下載一個新的配置映像，將它存儲在配置存儲器中，并且指示專用遠程系統(tǒng)升級電路開始一個新的配置周期。遠程系統(tǒng)升級中的專用電路可以在配置處理過程中和配置完成后進行錯誤檢測，并且可以從錯誤狀態(tài)中恢復(fù)出來回復(fù)到安全配置映像中。專用電路還提供了錯誤狀態(tài)信息。

ArriaⅡGX器件支持JTAGIEEEStd.1149.1和IEEEStd.1149.6規(guī)范：IEEEStd.1149.6支持高速串行接口(HSSI)收發(fā)器和在交流耦合(AC)收發(fā)器通道中執(zhí)行邊界掃描。當器件正常運行時，邊界掃描測試(BST)結(jié)構(gòu)提供了測試引腳連接能力而不需要使用物理檢測探頭和數(shù)據(jù)捕獲功能。圖2.5為ArriaⅡGX芯片視圖。圖2.5ArriaⅡGX芯片視圖

3．器件性能及選擇表2.16～表2.18分別列出了ArriaⅡGX器件特性、封裝類型、I/O信息和速度等級。 2.3CPLD2.3.1MAX3000A器件

1．特點

MAX3000A系列器件的主要特點如下：基于CMOSEEPROM技術(shù)的高性能、低成本可編程邏輯器件；通過內(nèi)置的IEEEStd.1149.1JTAG(JointTestActionGroup，聯(lián)合測試行動組)接口實現(xiàn)3.3V在線可編程(ISP)，具有高級的引腳鎖定功能，兼容IEEEStd.1532標準；內(nèi)置邊界掃描測試(BST)電路，符合IEEEStd.1149.1—1990標準；具有增強型ISP功能：增強型ISP算法，實現(xiàn)快速編程；設(shè)置ISP_Done比特，保證數(shù)據(jù)完全下載；系統(tǒng)編程期間，在I/O引腳上自動設(shè)置上拉電阻。擁有600～10000個可用門；引腳到引腳的邏輯時延只有4.5ns，計數(shù)器最高工作頻率可達227.3MHz；

MultiVoltI/O接口，可使器件內(nèi)核工作于3.3V而器件引腳與5.0V、3.3V和2.5V邏輯電平相兼容；器件引腳數(shù)目在44～256之間，封裝類型包括TQFP、PQFP、PLCC和FineLineBGA；支持熱插拔；可編程互聯(lián)陣列(PIA)連續(xù)布線結(jié)構(gòu)具有快速和可預(yù)測的性能；器件的工作溫度范圍達到工業(yè)級標準；與PCI兼容；易于總線連接的結(jié)構(gòu)，包括可編程擺率控制；開漏輸出選項；具有獨立的清零、預(yù)置、時鐘和時鐘使能端的可編程宏單元觸發(fā)器；可編程的省電模式，每一個宏單元的功耗可降低50%以上；可配置的擴展乘積項分布，每個宏單元可擁有多達32個乘積項；可編程的保密位，用于保護設(shè)計者的版權(quán)；增強型的結(jié)構(gòu)具有以下特點：

6或10個引腳或邏輯驅(qū)動輸出使能信號；

2個全局時鐘信號，可選擇倒相信號；增強型互聯(lián)資源以提高布線的成功率；可編程擺率輸出控制。

2．結(jié)構(gòu)與性能

MAX3000A器件擁有32～512個宏單元，每16個宏單元結(jié)合成一組，稱為邏輯陣列塊(LAB)。每一個宏單元都由一個“與(可編程)/或(固定)”陣列和一個可配置寄存器組成，這個寄存器具有獨立可編程的時鐘、時鐘使能、清零和預(yù)置端口。為了能夠?qū)崿F(xiàn)復(fù)雜的邏輯功能，每一個宏單元都可以通過可共享的或高速并行擴展乘積項進行補充，每個宏單元最多擁有32個乘積項。

MAX3000A器件具有可編程的速度/功率最優(yōu)化功能。一個設(shè)計的速度敏感部分能夠在高速/全功率下運行，而其它部分則可工作于低速/低功耗狀態(tài)。這種速度/功率最佳化的特點可以使設(shè)計者把一個或多個宏單元配置成工作于半功率或更低功率的狀態(tài)。MAX3000A器件還向設(shè)計者提供了一個選項，以減少輸出緩沖器的擺率，并使得在切換速度不敏感信號時產(chǎn)生的暫態(tài)噪聲最小。圖2.6給出了MAX3000A器件的結(jié)構(gòu)框圖。表2.19列出了MAX3000A系列器件的性能。圖2.6MAX3000A器件結(jié)構(gòu)框圖2.3.2MAXⅡ器件

1．特點

MAXⅡ器件的主要特點如下：低成本、低功耗；非易失和即用功能，以單芯片方案降低成本，節(jié)省PCB板的空間；待機電流可低至25μA；具有更短的傳輸時延和時鐘輸出時間；擁有4個全局時鐘，每個LAB有2個可用時鐘；

UFM模塊最大可提供8K比特容量的非易失存儲空間；

MultiVolt核技術(shù)使得器件的外部支持電壓在3.3V、2.5V或1.8V中可選；

MultiVoltI/O接口1.5V、1.8V、2.5V或3.3V邏輯電平；易于總線連接的結(jié)構(gòu)，包括可編程擺率、驅(qū)動強度、總線保持和可編程的上拉電阻；施密特觸發(fā)器能夠容忍噪聲的輸入(可對每個引腳編程)；

I/O全面兼容3.3V/66MHz的外圍器件互聯(lián)特別興趣組(PCISIG)標準；支持熱插拔；內(nèi)置JTAG邊界掃描測試電路，兼容IEEEStd.1149.1—1990；

ISP電路與IEEEStd.1532兼容。

2．結(jié)構(gòu)與性能

MAXⅡ器件采用二維行—列結(jié)構(gòu)來實現(xiàn)定制邏輯，其行與列連接線能夠?qū)⒉煌倪壿嬯嚵袎K(LAB)相互連接到一起。MAXⅡ的邏輯陣列由若干個LAB組成，每個LAB包含10個邏輯單元(LE)。LE就是一個能夠完成用戶邏輯功能的最小邏輯單元。所有LAB在整個器件內(nèi)部按行和列的順序排列，MultiTrack內(nèi)部互連提供了LAB之間的快速連接。

MAXⅡ器件的I/O引腳由I/O單元(IOE)驅(qū)動，IOE位于器件外圍LAB行和列的末端。每一個IOE包含一個雙向I/O緩沖器。I/O引腳支持施密特觸發(fā)器和多種單端標準，例如33MHz、32位PCI和LVTTL。

MAXⅡ提供全局時鐘網(wǎng)絡(luò)，它包含4條貫穿整個器件的全局時鐘線，可為片內(nèi)的所有資源提供時鐘。全局時鐘線還可被用做控制信號，如清零、復(fù)位和輸出使能等。圖2.7給出了MAXⅡ器件的結(jié)構(gòu)框圖。

MAXⅡ器件具有和小容量FPGA相競爭的定價，以及作為單芯片即用型非易失器件的工程優(yōu)勢。如圖2.8所示，在傳統(tǒng)的CPLD架構(gòu)中，隨著LAB數(shù)量的增加，布線資源呈指數(shù)性增長，布線資源占據(jù)了裸片面積的主導(dǎo)地位。而MAXⅡ架構(gòu)中，隨著LAB數(shù)量的增長，布線資源僅呈線性增長，因而可以獲得更多的裸片面積。圖2.9是MAXⅡ器件平面圖，包括一個基于LUT的LAB陣列，一組非易失Flash存儲器和JTAG控制電路。多軌道連線設(shè)計采用最有效的直接將邏輯輸入連接到輸出的連線方式，從而獲得了更高的性能和最低的功耗。圖2.7MAXⅡ器件結(jié)構(gòu)框圖圖2.8低成本MAXⅡ架構(gòu)的優(yōu)點圖2.9MAXⅡ器件平面圖每一個MAXⅡ器件內(nèi)部都包含一個Flash存儲器。在EPM240器件中，F(xiàn)lash存儲模塊位于器件的左側(cè)，而在EPM570、EPM1270和EPM2210器件中，這個Flash存儲器位于器件的左下側(cè)。這種Flash存儲器大多數(shù)情況下是專門用做配置Flash存儲器(ConfigurationFlashMemory，CFM)。CFM模塊為所有SRAM配置信息提供了非易失的存儲空間，可實現(xiàn)實時ISP功能。新的設(shè)計能夠直接下載到器件中，也可以等到下一次上電循環(huán)的時候再加載。有了實時ISP功能，升級時就不需要停止系統(tǒng)運行，而可以在現(xiàn)場或遠程直接快速升級。

MAXⅡ器件中的部分Flash存儲器被分割出一個小的區(qū)域來存儲用戶數(shù)據(jù)，這個Flash區(qū)域(UFM)的容量為8192比特，供用戶存儲數(shù)據(jù)。UFM提供了連接到邏輯陣列的可編程接口，進行讀寫操作。與UFM模塊相鄰的有三個LAB行和若干個LAB列，具體數(shù)目與器件型號有關(guān)。表2.21給出了EPM570、EPM1270和EPM2210等型號的MAXⅡ器件中，與Flash存儲區(qū)域相鄰的LAB行和LAB列的數(shù)目。長LAB行是指從行I/O模塊的一端至另一端上全部的LAB行，而短LAB行臨近UFM模塊，其長度就是表中所示的LAB行的寬度。

Flash存儲器下載，編程標準Flash存儲器件。上電復(fù)位(POR)功能，用一個狀態(tài)寄存器做為上電診斷。內(nèi)置自測功能(BIST)，內(nèi)部包含一個向量發(fā)生狀態(tài)機和CRC寄存器。事件日志，通過JTAG接口訪問系統(tǒng)事件日志。

JTAG接口到串口或并口橋接，實現(xiàn)從JTAG協(xié)議端口到任何串行或并行協(xié)議端口的橋接。在圖2.10中，MAXⅡ器件還能夠使用分立的Flash存儲器件配置多個FPGA。這種方式利用了系統(tǒng)板上任何可共享的低成本Flash存儲器件，是一種合算、快速和靈活的方案。MAXⅡCPLD系列的大容量產(chǎn)品可以實現(xiàn)非常復(fù)雜的配置策略，包括在Flash中存放多個頁面，根據(jù)需要重新編程FPGA。圖2.10FPGA配置管理和Flash控制器

MAXⅡ架構(gòu)支持MultiVolt內(nèi)核，該內(nèi)核允許器件在1.8V、2.5V或3.3V電源電壓環(huán)境下工作。該特性使設(shè)計者得以減少電源電壓種類數(shù)量，簡化板級設(shè)計。MAXⅡ器件還支持多電壓I/O接口特性，允許其它器件保持1.5V、1.8V、2.5V或3.3V邏輯級的無縫連接。其中，EPM240和EPM570器件含兩個I/O區(qū)，EPM1270和EPM2210器件含4個I/O區(qū)。每個I/O區(qū)有其自己的VCCIO管腳，可以被獨立地配置成支持1.5V、1.8V、2.5V或3.3V接口，每個I/O區(qū)能支持一個獨立的I/O標準。在Altera的CPLD系列器件中，MAX7000目前已經(jīng)不推廣，MAX3000A仍然是主流器件，但會逐漸被MAXⅡ取代，建議100個邏輯單元以上的設(shè)計改用MAXⅡ。由于MAXⅡ沒有小容量型號，所以小容量的MAX3000A器件仍然會被廣泛使用。

2.4結(jié)構(gòu)化ASIC2.4.1簡述作為電子設(shè)計的兩大主流技術(shù)，全定制ASIC和FPGA分別針對不同的市場定位。全定制ASIC被用于大批量的專用產(chǎn)品，具有良好的性價比，而FPGA雖單價昂貴，但由于其可編程的靈活性廣而受小批量應(yīng)用的青睞。隨著日漸增大的產(chǎn)品面市時間的壓力，再加上對產(chǎn)品設(shè)計的快捷性和靈活性要求的提升，使得FPGA的發(fā)展勢頭強勁，但是原有FPGA固有的弱點：如功耗高、速度慢、資源冗余、價格昂貴等，使其在面對復(fù)雜功能設(shè)計的要求時還是會感到力不從心。因此人們開始考慮通過技術(shù)上的融合，在全定制ASIC和FPGA之間找到一條“中間道路”，結(jié)構(gòu)化ASIC可以說是這條中間道路的最成功的嘗試。

Altera將其推出的結(jié)構(gòu)化ASIC產(chǎn)品命名為HardCopy系列，它提供了從原型到批量成品的完整解決方案，讓設(shè)計者能夠應(yīng)對成本和風險的上升及市場的不確定性。Altera的HardCopy器件系列主要包括HardCopyStratix、HardCopyⅡ、HardCopyⅢ、HardCopyⅣ(E和GX)和HardCopyⅤ器件。其相應(yīng)原型FPGA分別為Stratix、StratixⅡ、StratixⅢ、StratixⅣ和StratixⅤ。每種HardCopy器件具有同其相應(yīng)原型FPGA同樣的大容量、體系和強大的功能。

HardCopy采用Stratix系列FPGA對設(shè)計進行原型開發(fā)，然后將設(shè)計無縫移植到HardCopy系列ASIC，實現(xiàn)量產(chǎn)。使用QuartusⅡ設(shè)計軟件，用戶可以借助一家公司，使用一種方法、一個工具和一組知識產(chǎn)權(quán)(IP)內(nèi)核來開發(fā)設(shè)計，然后，在市場成熟時，迅速進行大批量投產(chǎn)。HardCopy是FPGA的優(yōu)勢與全定制ASIC優(yōu)勢的結(jié)合。Altera的HardCopy設(shè)計中心使用成熟的全包工藝來實現(xiàn)低成本、低功耗、功能等價、引腳兼容的HardCopyASIC。該方法不僅是快速的ASIC開發(fā)方法，還是優(yōu)秀的系統(tǒng)開發(fā)方法。(注意：一般小批量用戶沒必要用HardCopyASIC，原因是目前成本還較高。)

HardCopy器件是可編程邏輯器件的準確再現(xiàn)，但沒有可編程性，采用用戶專用的配置和金屬互連布線。這樣器件更小、更劃算。HardCopy器件支持Altera的大容量器件，是那些尋求低風險、低成本、批量化生產(chǎn)大容量可編程邏輯器件客戶的理想選擇。第一代HardCopy系列構(gòu)建在粗粒度FPGA架構(gòu)上，而HardCopyⅡ以上架構(gòu)構(gòu)建在HCell精細粒度架構(gòu)上。HCell可支持FPGA無縫移植，可實現(xiàn)ASIC技術(shù)那樣的密度、成本、性能和功耗特性。HardCopyⅤ的工藝技術(shù)也由原來HardCopy的0.18μm提高到28nm，與StratixⅤFPGA原型(動態(tài)和靜態(tài))相比，內(nèi)核功耗降低了50%。為了制造HardCopy器件，Altera在多個設(shè)計中使用同樣的基本陣列，用頂層的金屬層實現(xiàn)用戶專用的設(shè)計。只有Altera提供從FPGA和在系統(tǒng)驗證的設(shè)計到掩膜編程器件的無縫移植。Altera的QuartusⅡ軟件提供了業(yè)界唯一的F