第一章測試1【單選題】(2分)十進(jìn)制數(shù)25對(duì)應(yīng)的八進(jìn)制數(shù)為（）。A.31B.11001C.10011D.192【單選題】(2分)八進(jìn)制數(shù)34.5對(duì)應(yīng)的二進(jìn)制數(shù)為（）。A.00110100.0101B.0110100.101C.011100.101D.100010.13【單選題】(2分)與十進(jìn)制數(shù)53.5等值的8421BCD碼為（）。A.0110101.01B.101011.0101C.110101.1D.01010011.01014【單選題】(2分)與十進(jìn)制數(shù)（12.5）10等值的二進(jìn)制數(shù)為（）。A.C.5B.1100.01C.10010.0101D.1100.15【單選題】(2分)與八進(jìn)制數(shù)(47.3)8等值的二進(jìn)制數(shù)為（）。A.01000111.011B.1000111.011C.100111.011D.100111.116【判斷題】(2分)不同的數(shù)碼只能用來表示數(shù)量的不同大小。A.對(duì)B.錯(cuò)7【判斷題】(2分)帶有符號(hào)位的二進(jìn)制負(fù)數(shù)的補(bǔ)碼與原碼相同。A.錯(cuò)B.對(duì)8【判斷題】(2分)格雷碼具有任何相鄰碼只有一位碼元不同的特性。A.對(duì)B.錯(cuò)9【判斷題】(2分)正數(shù)的反碼是將符號(hào)位保持不變，其它各位都取反。A.對(duì)B.錯(cuò)10【判斷題】(2分)將8421BCD碼加0011得到余3碼，所以余3碼也是一種恒權(quán)碼。A.對(duì)B.錯(cuò)第二章測試1【單選題】(2分)當(dāng)邏輯函數(shù)有n個(gè)變量時(shí),共有()個(gè)變量取值組合?A.B.nC.D.2n2【單選題】(5分)邏輯函數(shù)F=A+B'+CD'的反函數(shù)F'=(）。A.A'BC'+DB.A'B(C'+D)C.AB'(C+D')D.AB'(C'+D)3【單選題】(5分)用卡諾圖化簡下列邏輯函數(shù)，最簡表達(dá)式為（）。A.F(A,B,C,D)=A′B+AC′+C′D+B′D′B.F(A,B,C,D)=A′B′+AC′+C′D+B′DC.F(A,B,C,D)=A′B′+AC′+C′D+B′D′4【單選題】(5分)已知邏輯函數(shù)的真值表表所示,列出該函數(shù)的最小項(xiàng)表達(dá)式（）。00000010010001111000101111011111A.F=A'B'C+AB'C+ABC'+ABCB.F=A'BC+AB'C+ABC'+ABCC.F=A'BC+A'BC'+ABC'+ABCD.F=A'B'C'+AB'C+ABC'+ABC5【多選題】(2分)求一個(gè)邏輯函數(shù)F的對(duì)偶式,可將F中的()。A.變量不變B.“·”換成“+”,“+”換成“·”C.常數(shù)中“0”換成“1”,“1”換成“0”D.原變量換成反變量,反變量換成原變量6【多選題】(2分)邏輯代數(shù)的三個(gè)重要規(guī)則是(）。A.代入規(guī)則B.對(duì)偶規(guī)則C.反演規(guī)則D.摩根定理7【多選題】(2分)邏輯代數(shù)最基本的邏輯關(guān)系有()三種。A.異或運(yùn)算B.與運(yùn)算C.或運(yùn)算D.非運(yùn)算8【多選題】(2分)邏輯函數(shù)最小項(xiàng)的性質(zhì)有（）。A.任意兩個(gè)最小項(xiàng)的積為0B.只有對(duì)應(yīng)的變量取值使得最小項(xiàng)的值為0C.所有最小項(xiàng)的和為1D.只有對(duì)應(yīng)的變量取值使得最小項(xiàng)的值為19【判斷題】(2分)若兩個(gè)函數(shù)具有相同的真值表,則兩個(gè)邏輯函數(shù)必然相等。A.錯(cuò)B.對(duì)10【判斷題】(2分)邏輯上相鄰的八個(gè)最小項(xiàng)合并,可以消去三個(gè)因子。A.錯(cuò)B.對(duì)第三章測試1【單選題】(2分)以下電路中常用于總線應(yīng)用的有()。A.三態(tài)門B.CMOS與非門C.OC門D.漏極開路門2【單選題】(2分)CMOS門電路輸入端與地之間接10kΩ負(fù)載時(shí)，輸入端相當(dāng)于（）。A.低電平B.高電平C.不確定3【多選題】(2分)以下電路中可以實(shí)現(xiàn)“線與”功能的有()。A.與非門B.漏極開路門C.三態(tài)輸出門D.集電極開路門4【多選題】(2分)三態(tài)門輸出高阻狀態(tài)時(shí),以下()是正確的說法。A.相當(dāng)于懸空B.電壓不高不低C.測量電阻指針不動(dòng)D.用電壓表測量指針不動(dòng)5【多選題】(2分)CMOS與非門電路多余的輸入端可以（）。A.懸空B.接低電平C.與有用的輸入端并接D.接高電平6【多選題】(2分)CMOS反相器的電壓傳輸特性曲線分為（）三個(gè)區(qū)。A.轉(zhuǎn)折區(qū)B.線性區(qū)C.截止區(qū)D.飽和區(qū)7【判斷題】(2分)TTL或非門的多余輸入端可以接低電平。A.錯(cuò)B.對(duì)8【判斷題】(2分)普通的TTL與非門的輸出端不可以并聯(lián)在一起,否則可能會(huì)損壞器件。A.對(duì)B.錯(cuò)9【判斷題】(2分)CMOS非門與TTL非門的轉(zhuǎn)折電壓是相同的。A.錯(cuò)B.對(duì)10【單選題】(2分)對(duì)于兩個(gè)輸入端的TTL與非門，一個(gè)輸入端接0.2V的電壓，用萬用表測得另一個(gè)輸入端到地的電壓為（）。A.0.7VB.3.4VC.1.4VD.0.2V第四章測試1【單選題】(2分)一個(gè)八選一的數(shù)據(jù)選擇器,其地址輸入(選擇控制輸入)端有()個(gè)。A.8B.3C.4D.22【單選題】(2分)若在編碼器中有100個(gè)編碼對(duì)象,則要求輸出二進(jìn)制代碼位數(shù)為（）位。A.6B.8C.7D.103【單選題】(2分)用3線——8線譯碼器74LS138擴(kuò)展成5線——32線的譯碼器，需要（）片74LS138。A.6B.3C.5D.44【單選題】(10分)寫出如題圖所示電路輸出信號(hào)的邏輯表達(dá)式,說明其功能（）。A.F=A'B'+AB,實(shí)現(xiàn)同或運(yùn)算B.F=A'B+AB',實(shí)現(xiàn)異或運(yùn)算5【單選題】(2分)函數(shù)F=A'C+AB,當(dāng)變量的取值為()時(shí),將出現(xiàn)競爭冒險(xiǎn)現(xiàn)象。A.A=1,C=1B.A=0,B=0C.A=1,B=1D.B=1,C=16【判斷題】(2分)優(yōu)先編碼器的編碼信號(hào)是相互排斥的,允許多個(gè)編碼信號(hào)同時(shí)有效。A.錯(cuò)B.對(duì)7【判斷題】(2分)組合邏輯電路中產(chǎn)生競爭冒險(xiǎn)的主要原因是輸入端受到尖峰信號(hào)的干擾。A.錯(cuò)B.對(duì)8【判斷題】(2分)在組合邏輯電路中,任意時(shí)刻的輸出只取決于該時(shí)刻的輸入,與電路原來的狀態(tài)無關(guān)。A.錯(cuò)B.對(duì)9【判斷題】(2分)全加器與半加器都是實(shí)現(xiàn)一位二進(jìn)制數(shù)的加法運(yùn)算,所以功能是相同的。A.錯(cuò)B.對(duì)10【多選題】(2分)設(shè)計(jì)一個(gè)具有三個(gè)輸入邏輯變量的邏輯函數(shù)，可以選擇（）數(shù)據(jù)選擇器。A.四選一B.八選一C.十六選一第五章測試1【單選題】(2分)SR鎖存器輸入端處的小圓圈表示()。A.不允許有輸入信號(hào)B.不允許有輸入低電平C.低電平無效D.低電平有效2【單選題】(2分)JK觸發(fā)器的特性方程為()。A.Q*=JQ+K'Q'B.Q*=S+R'QC.Q*=JQ'+K'QD.Q*=D3【單選題】(2分)已知R'、S'是與非門構(gòu)成的SR鎖存器的輸入端，則約束條件為（）。A.R+S=1B.R'+S'=0C.RS=1D.R'+S'=14【單選題】(2分)對(duì)于JK觸發(fā)器，若J=K=1,則可完成（）觸發(fā)器的邏輯功能。A.SRB.DC.T'D.T5【多選題】(3分)下列屬于脈沖觸發(fā)方式的動(dòng)作特點(diǎn)的是()。A.觸發(fā)器的狀態(tài)僅取決于CLK邊沿時(shí)刻輸入的邏輯狀態(tài);B.在CLK=1的全部時(shí)間里輸入信號(hào)都將對(duì)主觸發(fā)器起控制作用。C.從觸發(fā)器的狀態(tài)在一個(gè)CLK的變化周期里只能改變一次。D.觸發(fā)器的翻轉(zhuǎn)分兩步動(dòng)作6【判斷題】(2分)觸發(fā)器是具有記憶功能的邏輯單元。A.錯(cuò)B.對(duì)7【判斷題】(2分)觸發(fā)器的觸發(fā)方式和邏輯功能之間并無固定的對(duì)應(yīng)關(guān)系。A.錯(cuò)B.對(duì)8【判斷題】(2分)邊沿D觸發(fā)器優(yōu)點(diǎn)是既不會(huì)空翻，也沒有一次變化的問題。A.對(duì)B.錯(cuò)9【判斷題】(2分)在一個(gè)CLK的周期里,主從SR觸發(fā)器和主從JK觸發(fā)器的輸出狀態(tài)只可能改變一次。A.錯(cuò)B.對(duì)10【判斷題】(2分)凡是電平觸發(fā)的SR觸發(fā)器，只有在CLK為高電平時(shí),S和R信號(hào)才起作用。A.對(duì)B.錯(cuò)第六章測試1【單選題】(2分)8位移位寄存器，串行輸入時(shí)經(jīng)()個(gè)脈沖后，8位數(shù)碼全部移入寄存器中A.1B.8C.4D.22【單選題】(2分)同步計(jì)數(shù)器和異步計(jì)數(shù)器比較，同步計(jì)數(shù)器的顯著優(yōu)點(diǎn)是（）。A.工作速度高B.不受時(shí)鐘CP控制C.觸發(fā)器利用率高D.電路簡單3【單選題】(2分)下列關(guān)于同步二進(jìn)制計(jì)數(shù)器74LS161和同步十進(jìn)制計(jì)數(shù)器74LS160的關(guān)系敘述正確的是（）。A.74LS160與74LS161的功能表相同，且計(jì)數(shù)長度相同B.74LS160與74LS161的功能表相同，但計(jì)數(shù)長度不同C.74LS160與74LS161的功能表相同，但計(jì)數(shù)長度不同。D.74LS160與74LS161的功能表不同，且計(jì)數(shù)長度不同4【多選題】(2分)下列方程組屬于描述時(shí)序電路所用的方程組的是()。A.驅(qū)動(dòng)方程組B.輸出方程組C.狀態(tài)方程組D.輸入方程組5【判斷題】(2分)穆爾型時(shí)序邏輯電路，其輸出信號(hào)僅僅取決于存儲(chǔ)電路的狀態(tài)。A.錯(cuò)B.對(duì)6【判斷題】(2分)移位寄存器的數(shù)據(jù)輸入方式只能采用串行輸入方式（）。A.錯(cuò)B.對(duì)7【判斷題】(2分)同步置零法設(shè)計(jì)計(jì)數(shù)器，產(chǎn)生置零信號(hào)的狀態(tài)不在穩(wěn)定的狀態(tài)循環(huán)中。A.錯(cuò)B.對(duì)8【判斷題】(2分)計(jì)數(shù)器的模是指構(gòu)成計(jì)數(shù)器的觸發(fā)器的個(gè)數(shù)。A.錯(cuò)B.對(duì)9【判斷題】(2分)當(dāng)計(jì)數(shù)范圍超出現(xiàn)有計(jì)數(shù)器的計(jì)數(shù)長度N，且不能分解成兩個(gè)小于N的因數(shù)相乘時(shí)，不能采用整體置零或整體置數(shù)方式A.錯(cuò)B.對(duì)10【多選題】(2分)移位寄存器74HC194A在正常工作狀態(tài)下，可以實(shí)現(xiàn)()功能。A.并行輸入B.保持C.左移D.右移第七章測試1【單選題】(2分)如圖所示用555定時(shí)器接成施密特觸發(fā)器為()。A.不確定B.反相施密特觸發(fā)器C.同相施密特觸發(fā)器2【單選題】(2分)如圖所示，555定時(shí)器接成單穩(wěn)態(tài)觸發(fā)器，所加的觸發(fā)脈沖為()。A.正脈沖B.正、負(fù)脈沖C.負(fù)脈沖3【多選題】(2分)施密特觸發(fā)器可用于（）。A.脈沖鑒幅B.脈沖整形C.波形變換4【多選題】(2分)555定時(shí)器是一種多用途的數(shù)字-模擬混合集成電路，利用它可以構(gòu)成（）。A.單穩(wěn)態(tài)觸發(fā)器B.多諧振蕩器C.施密特觸發(fā)器D.反相器5【判斷題】(2分)反相輸出的施密特觸發(fā)器的電壓傳輸特性與普通反相器的電壓傳輸特性是相同的。A.錯(cuò)B.對(duì)6【判斷題】(2分)施密特觸發(fā)器的正向轉(zhuǎn)折電壓與負(fù)向轉(zhuǎn)折電壓相同。A.錯(cuò)B.對(duì)7【判斷題】(2分)集成的單穩(wěn)態(tài)觸發(fā)器74121可以用上升沿觸發(fā)，也可以用下降沿觸發(fā)。A.對(duì)B.錯(cuò)8【判斷題】(2分)多諧振蕩器不需要外加觸發(fā)信號(hào),便能自激產(chǎn)生矩形脈沖。A.對(duì)B.錯(cuò)9【判斷題】(2分)用555定時(shí)器接成多諧振蕩器，由于沒有輸入信號(hào)，所以無法產(chǎn)生方波脈沖。A.錯(cuò)B.對(duì)10【判斷題】(2分)單穩(wěn)態(tài)觸發(fā)器在暫穩(wěn)態(tài)維持時(shí)間的長短取決于外加觸發(fā)脈沖的寬度。A.對(duì)B.錯(cuò)第八章測試1【判斷題】(2分)半導(dǎo)體存儲(chǔ)器在電路結(jié)構(gòu)上可以像寄存器那樣把每個(gè)存儲(chǔ)單元的輸入和輸出直接引出。A.對(duì)B.錯(cuò)2【判斷題】(2分)PROM的內(nèi)容一經(jīng)寫入，就不能修改，所以它只能寫入一次。A.對(duì)B.錯(cuò)3【判斷題】(2分)半導(dǎo)體存儲(chǔ)器的容量用存儲(chǔ)單元的數(shù)量來表示，通常表示為“字?jǐn)?shù)*位數(shù)”的形式。A.對(duì)B.錯(cuò)4【判斷題】(2分)用只讀存儲(chǔ)器ROM可以實(shí)現(xiàn)一個(gè)八段字符顯示的譯碼器。A.對(duì)B.錯(cuò)5【單選題】(2分)對(duì)RAM存儲(chǔ)器進(jìn)行讀操作時(shí)，應(yīng)向存儲(chǔ)器芯片送出（）控制信號(hào)。A.CS'=1和R/W'=0B.CS'=0和R/W'=1C.CS'=1和R/W'=1D.CS'=0和R/W'=06【單選題】(2分)已知某存儲(chǔ)器芯片有地址線12條，數(shù)據(jù)線8條，則該存儲(chǔ)器的存儲(chǔ)容量是（）。A.2048*8位B.1024*8位C.4096*8位D.4096*4位7【單選題】(3分)欲將容量為128*8位的RAM擴(kuò)展為1024*8位的RAM，則需要（)片128*8位的RAM。A.10B.3C.8D.48【單選題】(2分)1024*8位的ROM對(duì)應(yīng)的地址碼是（）位。A.1024B.16C.10D.89【多選題】(2分)只讀存儲(chǔ)器的類型有（）。A.掩膜ROMB.DRAMC.EPROMD.PROM10【多選題】(3分)RAM的電路結(jié)構(gòu)包含（）三個(gè)組成部分。A.讀寫控制電路B.存儲(chǔ)矩陣C.輸出緩沖器D.地址譯碼器第九章測試1【判斷題】(2分)PLD是可編程邏輯器件的簡稱。A.錯(cuò)B.對(duì)2【判斷題】(2分)PAL器件中的或邏輯陣列是可以編程的。A.錯(cuò)B.對(duì)3【判斷題】(2分)經(jīng)過一定的編程，PAL專用輸出結(jié)構(gòu)可用作輸入。A.錯(cuò)B.對(duì)4【判斷題】(2分)由于采用了CMOS工藝，EPLD具有很高的噪聲容限。A.對(duì)B.錯(cuò)5【判斷題】(2分)FPGA中，CLB是輸出邏輯模塊的簡稱。A.錯(cuò)B.對(duì)6【單選題】(3分)關(guān)于FPGA的說法的是（）。A.斷電后，F(xiàn)PGA的數(shù)據(jù)易丟失。B.FPGA中的IOB、CLB和互聯(lián)資源都是可編程的。C.相比其它PLD產(chǎn)品，F(xiàn)PGA的集成度最低。D.FPGA的編程數(shù)據(jù)都是存放在EPROM中。7【單選題】(3分)下列不屬于PLD產(chǎn)品的是（）。A.FPGAB.PLCC.EPLDD.PAL8【多選題】(4分)PAL器件是由以下（）三部分組成的。A.固定的或邏輯陣列B.輸出電路C.可編程的與邏輯陣列D.固定的與邏輯陣列9【多選題】(4分)關(guān)于可編程邏輯器件的說法正確的是（）。A.在將FPGA的邏輯單元組成復(fù)雜系統(tǒng)時(shí)，不同的信號(hào)傳輸途徑傳輸延遲時(shí)間是確定的。B.PLD開發(fā)系統(tǒng)中的硬件部分由計(jì)算機(jī)和編程器構(gòu)成。C.每次開始工作時(shí)，F(xiàn)PGA都要重新裝載編程數(shù)據(jù)。D.PAL的電路基本結(jié)構(gòu)是與-或邏輯陣列型。10【判斷題】(2分)GAL是通用陣列邏輯器