第七章數(shù)字集成電路及其應(yīng)用中國石油大學(xué)（華東）控制科學(xué)與工程學(xué)院7.3組合邏輯電路

在數(shù)字系統(tǒng)中，可將邏輯電路按邏輯功能劃分為組合邏輯電路和時序邏輯電路兩大類。組合邏輯電路（CombinationalLogicCircuit）是指該電路在任一時刻的輸出穩(wěn)定狀態(tài)，僅取決于該時刻的輸入信號，而與輸入信號作用之前電路所處的狀態(tài)無關(guān)。從電路結(jié)構(gòu)上看，組合邏輯電路僅由門電路組成，電路中無記憶元件，輸入與輸出之間無反饋。7.3組合邏輯電路

組合邏輯電路x1x2xmZ1Z2Zn……Z=F(X)組合邏輯電路的分析組合邏輯電路的設(shè)計常用中規(guī)模組合邏輯電路及其應(yīng)用主要內(nèi)容：7.3組合邏輯電路7.3.1組合邏輯電路的分析(1)由邏輯圖寫出輸出端的邏輯表達式；(2)運用邏輯代數(shù)化簡或變換；(3)列出邏輯真值表；(4)分析邏輯功能。1.分析步驟：已知邏輯電路確定邏輯功能7.3組合邏輯電路2.分析舉例例：分析圖中所示電路的邏輯功能。AB&&&&F

（1）由輸入變量A、B開始，按順序?qū)懗龈鬟壿嬮T的輸出，可以得到該電路的邏輯表達式;解：7.3組合邏輯電路7.3組合邏輯電路（2）運用邏輯代數(shù)基本定律進行化簡或變換;（3）根據(jù)表達式列出真值表;ABF000011011110（4）說明電路的邏輯功能。當(dāng)A、B相異時，輸出為1

，相同時，輸出為0。是異或邏輯關(guān)系。例:分析圖中所示電路的邏輯功能。AB&&F&11解：（1）根據(jù)已知邏輯電路圖寫出邏輯表達式；7.3組合邏輯電路（2）運用邏輯代數(shù)基本定律進行化簡或變換；（3）根據(jù)表達式列出真值表；ABF001011011001（4）說明電路的邏輯功能。當(dāng)A、B相同時，輸出為1，相異時，輸出為0。是同或邏輯關(guān)系。7.3組合邏輯電路例：分析如圖所示的組合邏輯電路。解：（1）寫出輸出函數(shù)F的邏輯表達式；AF1BF1CF1F≥1

C&&

ABC&&BAF17.3組合邏輯電路（2）函數(shù)式化簡；（3）列寫真值表；00001111ABCF0011001101010101000000117.3組合邏輯電路00001111ABCF001100110101010100000011

由真值表可知，只有當(dāng)輸入變量A、B、C相同時，即全為0或全為1時，輸出才為1。輸入變量不一致時輸出為0。故可用這個電路來判別輸入信號是否一致，一般稱為“一致電路”。（4）說明功能。7.3組合邏輯電路

通過分析可見，原來電路用5個門實現(xiàn)，經(jīng)化簡后可用3個門實現(xiàn)。

F≥1ABC&≥1

7.3組合邏輯電路7.3.2組合邏輯電路的設(shè)計根據(jù)邏輯功能要求邏輯電路設(shè)計

實現(xiàn)組合邏輯電路設(shè)計時，基于選用器件的不同，有著不同的設(shè)計方法，一般的設(shè)計方法有：2)用中規(guī)模集成電路（MSI）功能模塊實現(xiàn)組合邏輯電路；3)

用大規(guī)模集成電路，即編程邏輯器件PLD，用編程軟件來實現(xiàn)組合邏輯設(shè)計。1)用小規(guī)模集成電路（SSI），即集成門電路，采用數(shù)字設(shè)計的經(jīng)典方法來設(shè)計組合邏輯電路；7.3組合邏輯電路(1)由邏輯要求，列出真值表；(2)由真值表寫出邏輯表達式；(3)化簡和變換邏輯表達式；(4)畫出邏輯電路圖。

用小規(guī)模集成電路（SSI），即集成門電路的設(shè)計步驟為：7.3組合邏輯電路例:

某工廠有A、B、C三個車間和一個自備電站，站內(nèi)有兩臺發(fā)電機G1和G2，G1的容量是G2的兩倍。如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行；如果三個車間同時開工，則G1和G2均需運行。試畫出控制G1和G2運行的邏輯圖。

設(shè)：A、B、C分別表示三個車間的開工狀態(tài)：

開工為“1”，不開工為“0”；

G1和

G2運行為“1”，不運行為“0”。(1)根據(jù)邏輯要求列真值表首先假設(shè)邏輯變量取“0”、“1”的含義。7.3組合邏輯電路

邏輯要求：如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行；如果三個車間同時開工，則G1和G2均需運行。開工“1”不開工“0”運行“1”不運行“0”101001010011100110111000ABC

G1G200010111011010017.3組合邏輯電路(2)由狀態(tài)表寫出邏輯表達式；(3)化簡邏輯式；1）在真值表上找出輸出為1的行；2）將這一行中所有自變量寫成乘積項，當(dāng)變量的真值為“1”時寫為原變量，當(dāng)變量的真值為“0”時寫為原變量的反變量；3）將所有乘積項邏輯加，便得到邏輯函數(shù)表達式。101001010011100110111000ABC

G1G200010111011010017.3組合邏輯電路(4)用“與非”門構(gòu)成邏輯電路。7.3組合邏輯電路例：設(shè)計三人表決電路（A、B、C）。每人一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。

A、B、C分別表示三人按鍵的狀態(tài)，鍵按下為“1”，不按為“0”。

F表示指示燈的亮滅，燈亮為“1”，不亮為“0”。

兩個人（包括兩個人）以上同意，指示燈亮。(1)根據(jù)邏輯要求列真值表；101001010011100110111000ABC

F

000101117.3組合邏輯電路(2)由狀態(tài)表寫出邏輯表達式；(3)

化簡邏輯表達式；(4)用與非門實現(xiàn)邏輯函數(shù)；7.3組合邏輯電路101001010011100110111000ABC

F

00010111&&&&ABCF(5)畫電路圖。7.3組合邏輯電路7.3.3常用中規(guī)模組合邏輯電路及其應(yīng)用數(shù)據(jù)選擇器加法器編碼器譯碼器7.3組合邏輯電路1.數(shù)據(jù)選擇器

在數(shù)字電路中，當(dāng)需要進行遠距離多路數(shù)字傳輸時，為了減少傳輸線的數(shù)目，發(fā)送端常通過一條公共傳輸線，其原理如圖所示。使能端數(shù)據(jù)選擇器數(shù)據(jù)分配器發(fā)送端接收端IYD0D1D2D3SA1A0傳輸線A0A1D0D1D2D3S數(shù)據(jù)選擇控制數(shù)據(jù)分配控制7.3組合邏輯電路（1）四選一數(shù)據(jù)選擇器

常用的MSI數(shù)據(jù)選擇器(Multiplexer,簡稱MUX)有四選一數(shù)據(jù)選擇器、八選一數(shù)據(jù)選擇器。輸入數(shù)據(jù)輸出數(shù)據(jù)使能端D0D1D2D3WEA1A0選擇控制端7.3組合邏輯電路四選一MUX的功能表使能選通輸出EA0A1W10000001100110D3D2D1D0

ED0D1D2D3A0A1WMUX四選一MUX邏輯符號7.3組合邏輯電路4選1數(shù)據(jù)選擇器輸出邏輯函數(shù)7.3組合邏輯電路●●&&&&≥1WD01○D1D2D3●●●●●1○1○●●EA1A074LS153邏輯電路圖（2）八選一數(shù)據(jù)選擇器EWMUXA2A1A0D0D1D2D3D4D5D6D7邏輯符號7.3組合邏輯電路101001010011100110111000D0D1D2D3D4D5D6D7×××0100000000功能表E

A2

A1A0W

E=1時，選擇器禁止工作，W=0；

E=0時，選擇器工作。7.3組合邏輯電路101001010011100110111000D0D1D2D3D4D5D6D7×××0100000000功能表E

A2

A1A0W（3）數(shù)據(jù)選擇器的應(yīng)用１）對多路數(shù)據(jù)進行選擇；２）實現(xiàn)邏輯函數(shù)，設(shè)計組合邏輯電路。7.3組合邏輯電路例：用四選一數(shù)據(jù)選擇器，實現(xiàn)函數(shù)解：將F與Y比較，令A(yù)1＝A，A0＝B，Y＝F，（1）寫出４選１數(shù)據(jù)選擇器的輸出函數(shù)等式左右相等，可推出:D1=D2=1

D0=D3=0（2）接線圖7.3組合邏輯電路ED0D1D2D3A0A1WMUXF0110AB用８選１數(shù)據(jù)選擇器實現(xiàn)（1）寫出８選１數(shù)據(jù)選擇器的輸出函數(shù)（2）將F轉(zhuǎn)換為與或表達式將F與Y比較，令A(yù)2=A，A1=B，A0=C，F(xiàn)=Y例：分別用8選１數(shù)據(jù)選擇器和4選１數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)F=A⊕B⊕C。解：7.3組合邏輯電路D1=D2=D4=D7=1

D0=D3=D5=D6=0（3）接線圖等式左右相等，可推出7.3組合邏輯電路EWMUXA2A1A0D0D1D2D3D4D5D6D701101001ABCF用４選１數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)F=A⊕B⊕C（1）寫出４選１數(shù)據(jù)選擇器的輸出函數(shù)（2）將F轉(zhuǎn)換為與或表達式將F與Y

比較，令A(yù)1=A，A0=B，F(xiàn)=Y7.3組合邏輯電路(３)接線圖等式左右兩邊相等得:7.3組合邏輯電路ED0D1D2D3A0A1WMUXFABCCCC用MUX實現(xiàn)邏輯函數(shù)步驟總結(jié)：(1)首先將要實現(xiàn)的邏輯函數(shù)轉(zhuǎn)換成與或表達式；(2)寫出所給MUX的輸出函數(shù)表達式；(3)將要實現(xiàn)的函數(shù)中的變量按次序接入選通端，

并將此變量代入MUX的輸出函數(shù)表達式后，與

要實現(xiàn)的邏輯函數(shù)相對照，便可得出結(jié)果。設(shè)計時采用函數(shù)式比較法。7.3組合邏輯電路2.編碼器

在數(shù)字系統(tǒng)中為了區(qū)分一系列不同的事物，總是將每個事物用二進制代碼表示，這種用二進制代碼表示某種信息的過程稱為編碼。

實現(xiàn)編碼功能的電路稱為編碼器。編碼器的邏輯功能：把輸入的高、低電平信號編成一個對應(yīng)的二進制代碼。若有n個信號，設(shè)需要m位二進制代碼，應(yīng)滿足：n≤2m(1)概述7.3組合邏輯電路編碼器功能示意圖高低電平二進制代碼n個信號m位二進制代碼滿足條件：n≤2m普通優(yōu)先二進制二－十進制

n個輸入中，每次只能對一個信號進行編碼，同一時刻不允許兩個信號同時出現(xiàn)。7.3組合邏輯電路zm-1x0x1xn-1z0z1編碼器······(2)普通編碼器

要把A、B、C、D共4個信號編成對應(yīng)的二進制代碼輸出，根據(jù)組合邏輯電路的設(shè)計步驟和編碼器的特點，試設(shè)計一個普通二進制編碼器。1)根據(jù)要求列出真值表；2)由真值表寫邏輯函數(shù)表達式；3)根據(jù)表達式畫電路圖。7.3組合邏輯電路10000100001000011)根據(jù)要求列出真值表ABCDY1Y000011011輸入輸出輸入變量用A,B,C,D表示“1”表示有信號輸入,“0”表示無信號輸入;輸出變量用Y1,Y0表示。7.3組合邏輯電路2）根據(jù)真值表寫出每位的邏輯函數(shù)表達式BD+DC+Y1=Y0=Y1

≥1Y0

≥1

ABCD+5V+5V+5V+5V7.3組合邏輯電路3）電路圖1000010000100001ABCDY1Y000011011輸入輸出二-十進制編碼器十個輸入需要幾位輸出？四位輸入：I0

I9輸出：Y0

Y3列出狀態(tài)表如下：8421編碼將十個狀態(tài)（對應(yīng)于十進制的十個數(shù)碼）編制成BCD碼。7.3組合邏輯電路輸入變量用I0-I9表示,“1”表示有信號輸入,“0”表示無信號輸入;輸出變量用Y0-Y3表示;輸入高電平有效

1000000000000000010010I0I1I2I3I4I5I6I7I8I9Y3Y2Y1Y000110100010101100111100010010100000000001000000000010000000000100000000001000000000010000000000100000000001000000000017.3組合邏輯電路

輸入輸出

輸入變量用“0”表示有信號輸入,“1”表示無信號輸入;輸出變量用BCD反碼表示;輸入低電平有效11111111101111111101111111101111111101111111101111111101111111101111111101111111011001111000輸入輸出I0I1I2I3I4I5I6I7I8I910111111110111111111Y3Y2Y1Y01001101010111100110111101111不表示邏輯非，只表示低電平有效7.3組合邏輯電路(3)優(yōu)先編碼器

上述編碼器每次只允許一個輸入信號為1,如果同時有多個輸入信號為1時，其輸出將產(chǎn)生混亂。

例如：當(dāng)計算機所控制的外設(shè)（鍵盤、打印機、磁盤）同時要求工作時，由于計算機同一時間只能做一件事，所以計算機就要按事先編好的優(yōu)先順序，使外設(shè)按優(yōu)先級別工作。

能識別這類服務(wù)請求信號的優(yōu)先級別，并進行編碼的邏輯電路，稱為優(yōu)先編碼器。7.3組合邏輯電路3.譯碼器

譯碼是編碼的反過程，它是將代碼的組合譯成一個特定的輸出信號。譯碼器代碼高低電平分類:二進制譯碼器，又稱為n-2n線譯碼器二－十進制譯碼器顯示譯碼器7.3組合邏輯電路譯碼器的一般原理圖A0A1An-1譯碼器Z0Z1Zm-1nmE

使能輸入端二進制碼高低電平7.3組合邏輯電路(1)二進制譯碼器將n種輸入的組合譯成2n種電路狀態(tài)。也稱n—2n線譯碼器。譯碼器的輸入一組二進制代碼譯碼器的輸出一組高低電平信號4個2位譯碼器二進制代碼高低電平信號7.3組合邏輯電路A1Y0A01111

0111101111011110S00

0

11

01

1100002－4線譯碼器74LS139邏輯狀態(tài)表Y1Y2Y31615141312111091234567874LS139Vcc2A02A11A01A1GND譯碼器74LS139邏輯管腳排列圖A0、A1是輸入端Y0~Y3是輸出端

S

是使能端7.3組合邏輯電路例：利用2-4線譯碼器分時將外設(shè)數(shù)據(jù)送入計算機。2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門總線三態(tài)門7.3組合邏輯電路000全為1工作原理：（以A1A0=00為例）數(shù)據(jù)2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門總線三態(tài)門脫離總線7.3組合邏輯電路(2)二-十進制譯碼器

輸入變量A3A2A1A0是8421BCD碼，輸出是相應(yīng)的十進制中的0-9（輸出低電平有效），試用與非門來設(shè)計這種譯碼器。(1)根據(jù)要求列出真值表(2)有真值表寫邏輯表達式(3)畫邏輯電路圖7.3組合邏輯電路

二–十進制譯碼器真值表00000000111111110000111100001111001100110011001101010101010101010111111111101111111111011111111110111111111101111111111011111111110111111111101111111111011111111110A3

A2

A1

A0Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9偽碼在SSI設(shè)計時為了降低成本，可把它們作為無關(guān)項，以使電路最簡。在LSI設(shè)計時，往往把可靠性放在首位，不應(yīng)使之出現(xiàn)。7.3組合邏輯電路00000000111111110000111100001111001100110011001101010101010101010111111111111111101111111111111111011111111111111110111111111111111101111111111111111011111111111111110111111111111111101111111111111111011111111111111110111111A3

A2

A1

A0Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9偽碼

二–

十進制譯碼器真值表7.3組合邏輯電路二—十進制譯碼器的邏輯符號7.3組合邏輯電路Y0A3A2A1A074LS42Y1Y2Y4Y9Y8Y7Y6Y5Y3二-十進制編碼(3)七段顯示譯碼器的設(shè)計

在數(shù)字系統(tǒng)中,經(jīng)常需要把測量或運算結(jié)果用十進制數(shù)碼直觀的顯示出來.實現(xiàn)這種功能的邏輯電路稱為數(shù)碼顯示器。數(shù)碼顯示器顯示器件0123456789abcdefgabcdefg顯示譯碼器7.3組合邏輯電路鍵盤編碼與顯示譯碼組合電路的設(shè)計編碼顯示譯碼電路框圖ABCDEFG譯碼器I0I1I2I3I4I5I6I7I8I9A3A2A2A0編碼器Y3Y2Y1Y0

fbcdeagLED顯示器7.3組合邏輯電路

圖中所示為7段字符顯示器。它由7個條形發(fā)光二極管構(gòu)成，另外有一個點形LED顯示小數(shù)點。1)七段字符顯示器7.3組合邏輯電路abcdefgPabcdefgP共陰極連接共陽極連接abcdefgP+E2)七段顯示譯碼器的設(shè)計

要求：輸入是8421BCD碼,輸出a,b,…g去驅(qū)動七段顯示器,使顯示器顯示與8421BCD碼相對應(yīng)的十進制數(shù)。7.3組合邏輯電路A3A2A1A0bcdefgaabcdefgR×7

七段顯

示

譯碼器A3

A2

A1

A0a

b

c

d

e

f

g

000