集成邏輯門電路本節(jié)討論實現(xiàn)各種基本邏輯功能的具體電子電路，它們的工作原理，外特性，使用時的注意事項等。第2章

集成邏輯門電路

電平和靜態(tài)原則TTL集成邏輯門電路及其外部特性CMOS集成邏輯門電路及其外部特性使用門電路的注意事項電平和靜態(tài)原則數(shù)值離散化模擬信號通過分段量化，就成為離散或集總的信號值——數(shù)字信號

將電壓值離散至兩個值邏輯“0”（低電平）：邏輯“1”（高電平）：數(shù)值離散化時可能損失精度，由于二進制數(shù)具有很高的抗噪聲能力，在噪聲環(huán)境下，數(shù)字信號傳輸比模擬信號傳輸還是更具優(yōu)勢。兩個區(qū)間的劃分方式有一個問題，如果線上電壓正好等于2.5V時，應(yīng)該將其解釋為邏輯“1”還是邏輯“0”呢？為了消除這種混淆，在邏輯“1”和邏輯“0”分別代表的電壓范圍之間，規(guī)定了一個禁止區(qū)域，將兩個有效區(qū)域分開邏輯“0”（低電平）：邏輯“1”（高電平）：接受者解釋為邏輯“0”的最大電壓稱為低電平閾值，記作VLmax接受者解釋為邏輯“1”的最小電壓稱為高電平閾值，記作VHmin不具備抗噪聲的能力——沒有噪聲容限解決這個問題的方法是對發(fā)送方能夠發(fā)送的電平有效范圍給于嚴(yán)格的限制為了發(fā)出邏輯“0”，發(fā)送者產(chǎn)生的輸出電壓值必須小于VOL，因為接受者只將低于VIL的輸入電壓認(rèn)為是邏輯“0”。為了具有合理的抗噪聲能力，器件本身輸出低電平VOL必須小于VIL。為了發(fā)出邏輯“1”，發(fā)送者產(chǎn)生的輸出電壓值必須大于VOH因為接受者只將高于VIH的輸入電壓認(rèn)為是邏輯“1”。為了具有合理的抗噪聲能力，器件本身輸出高電平VOH必須大于VIH。為了使接收者正確分辨?zhèn)鬏斁€上的信號是邏輯“0”還是邏輯“1”，在VIH和VIL之間指定了一個禁止區(qū)域。傳輸高、低電平時的噪聲容限：對于給定的邏輯值，指定的輸出電壓和相應(yīng)的接受者禁止區(qū)域電壓閾值之差的絕對值就是該邏輯值的噪聲容限邏輯“0”的輸入噪聲容限邏輯“1”的輸入噪容限是靜態(tài)原則是數(shù)字器件的規(guī)范。靜態(tài)原則要求器件能夠正確解釋輸入閾值（VILmax和VIHmin）規(guī)定范圍內(nèi)的電壓，同時也要求在為器件提供了有效輸入的情況下，能夠產(chǎn)生滿足輸出閾值（VOLmax和VOHmin）要求的有效輸出電壓。集成TTL門電路是：TransistorTransistorLogic的縮寫，是指電路由晶體管-晶體管組成的邏輯門電路。TTL門電路是目前尚大量使用的一種中、小規(guī)模集成電路。一、典型集成TTL邏輯門電路電路結(jié)構(gòu)典型電路如圖所示，由4只三極管組成。其中多發(fā)射極管T1為輸入級，T2為中間級，T4、T5為輸出級。（TTL與非門）TTL集成邏輯門電路工作原理當(dāng)輸入一個為低電平“0”時（VIL=0.3V）T1深飽和，T2、T5截止，TTL關(guān)門。0.3V0.4VT4、D導(dǎo)通，輸出高電平。vO=VOH5V-1.4V=3.6V，TTL關(guān)門。當(dāng)輸入全為高電平“1”時（VIH=3.6V）T1倒置T2、T5飽和，T4、D截止，輸出為低電平vO=VOL

0.3V，TTL開門。3.6V1.0V(4.3V)0.7VAB2.1V1.TTL門的輸出特性討論TTL門接同類負(fù)載門時的輸出電壓和負(fù)載電流之間的關(guān)系。分為輸出高電平和低電平兩種情況加以討論。低電平輸出特性—

灌電流負(fù)載輸出特性此時驅(qū)動門輸出低電平，T5飽和導(dǎo)電，T4、D截止，負(fù)載電流從負(fù)載門流向驅(qū)動門（灌入）。二、TTL邏輯門電路的外部特性因此，對負(fù)載門數(shù)NOL應(yīng)有一個限定值，由輸出低電平上限值VOLmax

決定。如果負(fù)載門數(shù)NOL越多，則灌入電流IOL

＝NOLIIL便越大，這促使VOL電壓升高，T5將由飽和趨向放大，最終破壞邏輯關(guān)系。驅(qū)動門數(shù)（扇出系數(shù)）為：高電平輸出特性—拉電流負(fù)載輸出特性此時輸出高電平VOH，驅(qū)動門T5截止，T4、D導(dǎo)通，負(fù)載電流從驅(qū)動門流出(拉出)。如果負(fù)載門數(shù)增加，IOH拉出的電流便增加，這使得輸出高電平電壓VOH會下降，T4管會趨向飽和，最終破壞邏輯關(guān)系。高電平輸出時也規(guī)定了一個高電平下限值VOHmin，其負(fù)載門數(shù)(接輸入端數(shù))為：vI(V)RI(K)0121.41.0TTL與非門輸入端負(fù)載特性T1T2+VCCR1vIRI2.8k時:閾值電平：對TTL電路，一般輸入端接幾百歐姆以下電阻時相當(dāng)于接低電平，幾K歐姆電阻就相當(dāng)于接高電平了。TTL集成門電路的性能要求不管是簡單或是復(fù)雜的數(shù)字邏輯電路，數(shù)字電子系統(tǒng)，都由一系列的邏輯門電路組成。因此，對各類邏輯功能的門電路就提出了相關(guān)的技術(shù)指標(biāo)要求，才能保證邏輯功能的實現(xiàn)和工作可靠性的要求。一、電壓傳輸特性它是指門電路的輸出電壓與輸入電壓之間的關(guān)系。以具有反相功能的非門為例，當(dāng)輸入高電平時，輸出應(yīng)該處于低電平，反之亦然。TTL門電路電壓傳輸特性TTL高電平VOH＝3.6V低電平VOL＝0.3V二、輸入和輸出邏輯電平三、開門電平和關(guān)門電平關(guān)門電平Voff開門電平Von對應(yīng)于輸出低電平上限的輸入高電平（也稱輸入高電平最小值）對應(yīng)于輸出高電平下限的輸入低電平（也稱輸入低電平最大值）TTL高電平VOH＝3.6V低電平VOL＝0.3V（輸入高電平下限VIHmin）（輸入低電平上限VILmax

）VIHminVILmax閾值電平：VTH=1.4V1.4V輸入信號噪聲容限它表征門電路的抗干擾能力強弱。在TTL驅(qū)動TTL門電路的情況下，串入的噪聲電壓大小分兩種情況：低電平輸入噪聲容限和高電平輸入噪聲容限。低電平輸入噪聲容限VNL：負(fù)載門輸入低電平時高電平輸入噪聲容限VNH：負(fù)載門輸入高電平時扇出門數(shù)一種門能驅(qū)動同一類型門電路的個數(shù)稱扇出數(shù)。雖然IOL＞IOH，但是IIL>>IIH，所以NOL＜NOH。所以扇出門數(shù)以NOL為準(zhǔn)。平均傳輸延遲時間tpdTTL門電路在輸入脈沖信號的作用下，其輸出不能馬上響應(yīng)輸入變化，需要一段時間的延遲。tpd為幾十納秒。肖特基三極管—抗飽和，提高電路的開關(guān)速度。有源泄放電路(T6、R3、R6)—加快T2、T5由飽和到截止的轉(zhuǎn)換時間，目的還是提高開關(guān)速度。TTL集成門電路電路改進：T4用二只三極管構(gòu)成復(fù)合管—提高電路的帶負(fù)載能力(增大輸出電流)。輸入增加了保護二極管D1、D2、D3（提高可靠性）。其它TTL門電路一、TTL或非門二、TTL集電極開路與非門（OC門）省去T4和D，輸出高電平為VCC，而不是3.6V實現(xiàn)線與功能可實現(xiàn)兩種邏輯電平轉(zhuǎn)換接上拉電阻實現(xiàn)低速“與非”可實現(xiàn)邏輯電平指示T1T2T5+VCCT1T2T5+VCCRLLL1L2線與T1T2T4T5+VCCT1T2T4T5+VCCL而普通與非門輸出端不允許直接并聯(lián)，如圖，很大電流經(jīng)門1到門2，這一大電流在輸出內(nèi)阻上的壓降較大，可能使輸出既非高電平又非低電平，產(chǎn)生邏輯混亂，并可能燒壞門電路。導(dǎo)通飽和截止截止門1門2三、TTL三態(tài)輸出門三態(tài)門的輸出狀態(tài)除0、1兩種狀態(tài)外，還有高阻輸出狀態(tài)。

=1時，無論A=0或1，D1始終導(dǎo)通使T4截止；A=0時T5截止，A=1時D2導(dǎo)通Vb2=1V使T5也截止。T4、T5都截止，輸出為高阻態(tài)。

=0時，三態(tài)門使能，即D1、D2截止，A和L實現(xiàn)了反相輸出，TTL三態(tài)門的真值表11高阻態(tài)01010100輸出L數(shù)據(jù)A11高阻態(tài)01010100輸出L數(shù)據(jù)A00高阻態(tài)10001111輸出L數(shù)據(jù)A注意：三態(tài)輸出門的電路符號有多種：三態(tài)門的應(yīng)用廣泛總線連接信號雙向傳輸一、典型集成CMOS門電路

CMOS非門它是用NMOS和PMOS組成的互補型的MOS電路。它在集成度、功耗、輸出高低電平等方面，都比TTL優(yōu)越，是目前集成電路的主流產(chǎn)品。設(shè)由增強型MOS管構(gòu)成。當(dāng)vI=VDD時，TN導(dǎo)通，TP截止，vO=VOL

0V當(dāng)vI=0時，TN截止，TP導(dǎo)通，vO=VOH

VDD。由于互補兩管中總有一只導(dǎo)通，另一管截止，因此CMOS門電路的功耗極微。CMOS集成邏輯門電路

CMOS與非門由增強型MOS管構(gòu)成。NMOS串聯(lián)，PMOS并聯(lián)，構(gòu)成與關(guān)系。當(dāng)輸入都為高電平時，TN1、TN2導(dǎo)通，TP1、TP2截止，輸出低電平?！?”“1”導(dǎo)通導(dǎo)通截止截止當(dāng)輸入有一個(或全部)

為低電平時，TN中有一只(或全部)截止，TP1中有一只(或全部)導(dǎo)通，輸出高電平。所以，

CMOS或非門由增強型MOS管構(gòu)成。NMOS并聯(lián)，PMOS串聯(lián)，構(gòu)成或關(guān)系。當(dāng)輸入都為低電平時，TN1、TN2截止，TP1、TP2導(dǎo)通，輸出高電平。當(dāng)輸入有一個(或全部)

為高電平時，TN中有一只(或全部)導(dǎo)通，TP中有一只(或全部)截止，輸出低電平。所以，二、集成CMOS門電路的主要特性

CMOS反相器的電壓傳輸特性特性非常接近理想開關(guān)的特性開門電平和關(guān)門電平近似為各類門電路輸入電平和輸出電平比較＜0.8＜1.5VIL＞1.4＞2.0VIH輸入電平0.30VOL3.45．0VOH輸出電平TTL門電路（+5V電源）CMOS門電路（+5V電源）種類電平V參數(shù)名稱符號參數(shù)單位電源電壓輸出低電平電流0.51mA+5V輸出高電平電流-0.51mA+5V輸出低電平電壓0.05V+5V輸出高電平電壓4.95V+5V開關(guān)時間200ns+5V200ns+5V功耗靜態(tài)0mW+5V動態(tài)0.5mW+5V三、CMOS門電路的主要參數(shù)四、CMOS傳輸門(TG門)它由NMOS和PMOS管并聯(lián)而成。C和為互補控制端。電路符號在時，TP導(dǎo)通；在時，TN導(dǎo)通；在時，兩管同時導(dǎo)通。輸入/輸出間表現(xiàn)為低阻，輸入信號傳遞到輸出。當(dāng)C＝0V、＝VDD時，

TN和TP都截止，

輸入/輸出為高阻態(tài)；

當(dāng)C=VDD、=0時，

gssg令C和的高、低電平分別為VDD和0V；

輸入電壓vI的范圍為0～VDD之間。

TG門的兩種應(yīng)用TG門組成雙刀雙擲開關(guān)TG門組成單刀單擲開關(guān)1.應(yīng)保證整體邏輯功能，不盲目追究速度等指標(biāo)。2.器件應(yīng)考慮兼容和可替代、通用性。2.3門電路使用的注意事項3.多余輸入端的處理對于與非門電路：把多余輸入端接正電源或者與有用端并聯(lián)使用；對于或非門電路：把多余輸入端接地或與有用端并聯(lián)使用。通過電阻接地時，對TTL這只串聯(lián)電阻阻值只能在500歐姆以下。特別注意：不能把多余輸入端懸空。對TTL電路，懸空雖相當(dāng)于高電平，但易引入干擾；對CMOS電路，懸空無電位，使相應(yīng)管子截止，破壞邏輯關(guān)系，也會引入干擾.CMOS電路輸入端禁止懸空?？紤]：CMOS反向器的輸入端經(jīng)一大電阻接地，相當(dāng)于接高電平？R20K因為CMOS反向器的輸入電流都很小，所以在R上產(chǎn)生的壓降都很小，只能相當(dāng)于接低電平。**注意這和TTL的輸入特性是不同的14、電源的去耦濾波數(shù)字電路在脈沖工作時，由于電路中晶體管交替工作，會產(chǎn)生脈沖尖峰電流，該電流在電源內(nèi)阻上產(chǎn)生的壓降可能影響正常的邏輯關(guān)系。濾除尖峰電流的常用方法是在集成電路電源的引腳端加接一只0.01

F～0.1

F的電容器。C5、不同種類的邏輯門之間的連接在連接二種不同種類的邏輯門電路，且當(dāng)二種邏輯門電路的邏輯電平、驅(qū)動能力不一致