門電路和組合邏輯電路6.1數(shù)字電路基礎(chǔ)知識5V(V)0t(ms)1020304050數(shù)字信號在電路中常表現(xiàn)為突變的電壓或電流。

6.1.1概述模擬信號——隨時間連續(xù)變化的信號。如速度、壓力、溫度等。數(shù)字信號——數(shù)值上是離散的信號。如電子表的秒信號，生產(chǎn)線上記錄零件個數(shù)的記數(shù)信號等。6.1.2十進(jìn)制數(shù)與二進(jìn)制數(shù)1.十進(jìn)制數(shù)2.二進(jìn)制數(shù)3.二進(jìn)制數(shù)的運(yùn)算4.二進(jìn)制數(shù)與十進(jìn)制數(shù)的相互轉(zhuǎn)換例6-1例6-2設(shè)：開關(guān)閉合=“1”

開關(guān)不閉合=“0”

燈亮，L=1

燈不亮，L=0

與邏輯——只有當(dāng)決定一件事情的條件全部具備之后，這件事情才會發(fā)生。1．邏輯與與邏輯表達(dá)式：AB燈L不閉合不閉合閉合閉合不閉合閉合不閉合閉合不亮不亮不亮亮0101BLA0011輸入0001輸出

與邏輯真值表6.2.1基本邏輯關(guān)系6.2基本邏輯門電路或邏輯表達(dá)式：

L＝A+B

或邏輯——當(dāng)決定一件事情的幾個條件中，只要有任何一個條件具備，這件事情就發(fā)生。AB燈L不閉合不閉合閉合閉合不閉合閉合不閉合閉合不亮亮亮亮0101BLA0011輸入0111輸出

或邏輯真值表2．邏輯或3．邏輯非

非邏輯——某事情發(fā)生與否，僅取決于一個條件，而且是對該條件的否定。即條件具備時事情不發(fā)生；條件不具備時事情才發(fā)生。A燈L閉合不閉合不亮亮LA0110非邏輯真值表非邏輯表達(dá)式：6.2.2基本邏輯門電路與門或門非門與非門或非門異或門2.半導(dǎo)體數(shù)字集成電路TTL與CMOS數(shù)字集成電路74系列的TTL電路4000系列的CMOS電路TTL與非門的傳輸特性圖6-8,圖6-9CMOS非門、與非門、或非門非門與非門或非門幾種常用的TTL和CMOS集成電路74LS00四-2輸入TTL與非門74LS02四-2輸入TTL或非門74LS308輸入TTL與非門CD4011四-2輸入CMOS與非門TTL電路是以雙極型晶體管為核心，速度快，功耗大，電源電壓限定為5伏；CMOS電路是以互補(bǔ)MOS管子為核心，速度稍慢，功耗低，電源電壓的適用范圍寬，3~15伏。2．幾個重要參數(shù)（1）輸出高電平電壓VOH——在正邏輯體制中代表邏輯“1”的輸出電壓。VOH的理論值為3.6V，產(chǎn)品規(guī)定輸出高電壓的最小值VOH（min）=2.4V。（2）輸出低電平電壓VOL——在正邏輯體制中代表邏輯“0”的輸出電壓。VOL的理論值為0.3V，產(chǎn)品規(guī)定輸出低電壓的最大值VOL（max）=0.4V。（3）關(guān)門電平電壓VOFF——是指輸出電壓下降到VOH（min）時對應(yīng)的輸入電壓。即輸入低電壓的最大值。在產(chǎn)品手冊中常稱為輸入低電平電壓，用VIL（max）表示。產(chǎn)品規(guī)定VIL（max）=0.8V。（4）開門電平電壓VON——是指輸出電壓下降到VOL（max）時對應(yīng)的輸入電壓。即輸入高電壓的最小值。在產(chǎn)品手冊中常稱為輸入高電平電壓，用VIH（min）表示。產(chǎn)品規(guī)定VIH（min）=2V。（5）閾值電壓Vth——電壓傳輸特性的過渡區(qū)所對應(yīng)的輸入電壓，即決定電路截止和導(dǎo)通的分界線，也是決定輸出高、低電壓的分界線。近似地：Vth≈VOFF≈VON

即Vi＜Vth，與非門關(guān)門，輸出高電平；

Vi＞Vth，與非門開門，輸出低電平。

Vth又常被形象化地稱為門檻電壓。Vth的值為1.3V～1.４V。2．帶負(fù)載能力

當(dāng)負(fù)載門的個數(shù)增加，灌電流增大，會使T3脫離飽和，輸出低電平升高。因此，把允許灌入輸出端的電流定義為輸出低電平電流IOL，產(chǎn)品規(guī)定IOL=16mA。由此可得出:（1）灌電流負(fù)載——當(dāng)驅(qū)動門輸出低電平時，電流從負(fù)載門灌入驅(qū)動門。NOL稱為輸出低電平時的扇出系數(shù)。

NOH稱為輸出高電平時的扇出系數(shù)。產(chǎn)品規(guī)定:IOH=0.4mA。由此可得出：

拉電流增大時，RC4上的壓降增大，會使輸出高電平降低。因此，把允許拉出輸出端的電流定義為輸出高電平電流IOH。

（2）拉電流負(fù)載——當(dāng)驅(qū)動門輸出高電平時，電流從驅(qū)動門拉出,流至負(fù)載門的輸入端。

一般NOL≠NOH，常取兩者中的較小值作為門電路的扇出系數(shù)，用NO表示。2．TTL與非門傳輸延遲時間tpd導(dǎo)通延遲時間tPHL——從輸入波形上升沿的中點(diǎn)到輸出波形下降沿的中點(diǎn)所經(jīng)歷的時間。一般TTL與非門傳輸延遲時間tpd的值為幾納秒～十幾個納秒。截止延遲時間tPLH——從輸入波形下降沿的中點(diǎn)到輸出波形上升沿的中點(diǎn)所經(jīng)歷的時間。與非門的傳輸延遲時間tpd：

6.3邏輯代數(shù)邏輯與，邏輯乘，可以省略邏輯或，邏輯加，+邏輯非，上橫線，—6.3.1真值表所有可能的邏輯狀態(tài)組成的表格表6-1，2輸入與門的真值表表6-2，2輸入或門的真值表表6-3，非門的真值表表6-4，2輸入與非門的真值表3.1邏輯代數(shù)一、邏輯代數(shù)的基本公式吸收律反演律分配律結(jié)合律交換律重疊律互補(bǔ)律公式10—1律對合律名稱公式26.3.2基本公式公式的證明方法：（1）用簡單的公式證明略為復(fù)雜的公式。例3.1.1

證明吸收律證：

AB00011011例3.1.2

用真值表證明反演律11101110（2）用真值表證明，即檢驗(yàn)等式兩邊函數(shù)的真值表是否一致。二、邏輯代數(shù)的基本規(guī)則1.代入規(guī)則

對于任何一個邏輯等式，以某個邏輯變量或邏輯函數(shù)同時取代等式兩端任何一個邏輯變量后，等式依然成立。

例如，在反演律中用BC去代替等式中的B，則新的等式仍成立：2.對偶規(guī)則

將一個邏輯函數(shù)L進(jìn)行下列變換：

·→＋，＋

→·

0→1，1→0所得新函數(shù)表達(dá)式叫做L的對偶式，用表示。對偶規(guī)則的基本內(nèi)容是：如果兩個邏輯函數(shù)表達(dá)式相等，那么它們的對偶式也一定相等。基本公式中的公式l和公式2就互為對偶式。吸收律反演律分配律結(jié)合律交換律重疊律互補(bǔ)律公式10—1律對合律名稱公式2反演規(guī)則

利用反演規(guī)則，可以非常方便地求得一個函數(shù)的反函數(shù)

解：將一個邏輯函數(shù)L進(jìn)行下列變換：

·→＋，＋

→·

；

0→1，1→0；

原變量

→

反變量，

反變量

→

原變量。所得新函數(shù)表達(dá)式叫做L的反函數(shù)，用表示。例

求函數(shù)的反函數(shù)：在應(yīng)用反演規(guī)則求反函數(shù)時要注意：保持運(yùn)算的優(yōu)先順序不變，必要時加括號表明。邏輯表達(dá)式的化簡1.化簡2.指定用哪一種門電路，如與非門圖6-12用公式化簡法化簡的例子例6-3三、邏輯函數(shù)的代數(shù)化簡法1．邏輯函數(shù)式的常見形式

一個邏輯函數(shù)的表達(dá)式不是唯一的，可以有多種形式，并且能互相轉(zhuǎn)換。例如：與——或表達(dá)式或——與表達(dá)式與非——與非表達(dá)式或非——或非表達(dá)式與——或——非表達(dá)式其中，與—或表達(dá)式是邏輯函數(shù)的最基本表達(dá)形式。6.4卡諾圖分析法

ABC000001010011100101110111變量取值最小項(xiàng)m0m1m2m3m4m5m6m7編號

三變量函數(shù)的最小項(xiàng)6.4.1有關(guān)術(shù)語積之和---乘積項(xiàng)之和的形式和之積---和項(xiàng)之乘積的形式最小項(xiàng)---所有輸入變量組成的乘積項(xiàng)最大項(xiàng)---所有輸入變量組成的和項(xiàng)

最小項(xiàng)——n個變量的邏輯函數(shù)中，包含全部變量的乘積項(xiàng)稱為最小項(xiàng)。n變量邏輯函數(shù)的全部最小項(xiàng)共有2n個。最小項(xiàng)的基本性質(zhì)1000000011101000000110001000001010001000010000001000011000001000100000001000100000001000ABCm7m6m5m4m3m2m1m0變量

（1）對于任意一個最小項(xiàng)，只有與之對應(yīng)的一組變量取值使它的值為1，而其余各組變量取值均使它的值為0。兩變量：（2）對于變量的所有最小項(xiàng)的取值的和為1。最小項(xiàng)表達(dá)式——與或式中的每一個與項(xiàng)均為最小項(xiàng)。任一邏輯函數(shù)可以展開為最小項(xiàng)表達(dá)式。例：二、邏輯函數(shù)的最小項(xiàng)表達(dá)式

解：

=m7+m6+m3+m5=∑m（3,5,6,7）

例2：

將函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式。6.4.2卡諾圖

1．相鄰最小項(xiàng)

如果兩個最小項(xiàng)中只有一個變量互為反變量，其余變量均相同，則稱這兩個最小項(xiàng)為邏輯相鄰，簡稱相鄰項(xiàng)。

如果兩個相鄰最小項(xiàng)出現(xiàn)在同一個邏輯函數(shù)中，可以合并為一項(xiàng)，同時消去互為反變量的那個量。如最小項(xiàng)ABC和就是相鄰最小項(xiàng)。如：2.卡諾圖

一個小方格代表一個最小項(xiàng)，然后將這些最小項(xiàng)按照相鄰性排列起來。即用小方格幾何位置上的相鄰性來表示最小項(xiàng)邏輯上的相鄰性。卡諾圖的結(jié)構(gòu)（1）二變量卡諾圖

A

Bm0m1m3m2

AB

00

01

11

10m0m1m3m2m4m5m7m6

A

B

Cm0m1m3m2m4m5m7m6

BC

00

01

11

10

A

01（2）三變量卡諾圖

m0m1m3m2m4m5m7m6m12m13m15m14m8m9m11m10

C

DAB

CD

00

01

11

10

AB

00

01

11

10卡諾圖具有很強(qiáng)的相鄰性：（1）直觀相鄰性，只要小方格在幾何位置上相鄰（不管上下左右），它代表的最小項(xiàng)在邏輯上一定是相鄰的。（2）對邊相鄰性，即與中心軸對稱的左右兩邊和上下兩邊的小方格也具有相鄰性。（3）四變量卡諾圖2．用卡諾圖合并最小項(xiàng)的原則（畫圈的原則）

（1）盡量畫大圈，但每個圈內(nèi)只能含有2n（n=0,1,2,3……）個相鄰項(xiàng)。要特別注意對邊相鄰性和四角相鄰性。（2）圈的個數(shù)盡量少。（3）卡諾圖中所有取值為1的方格均要被圈過，即不能漏下取值為1的最小項(xiàng)。（4）在新畫的包圍圈中至少要含有1個末被圈過的1方格，否則該包圍圈是多余的。

3．用卡諾圖化簡邏輯函數(shù)的步驟：（1）畫出邏輯函數(shù)的卡諾圖。（2）合并相鄰的最小項(xiàng)，即根據(jù)前述原則畫圈。（3）寫出化簡后的表達(dá)式。每一個圈寫一個最簡與項(xiàng)，規(guī)則是，取值為l的變量用原變量表示，取值為0的變量用反變量表示，將這些變量相與。然后將所有與項(xiàng)進(jìn)行邏輯加，即得最簡與—或表達(dá)式。解：（1）由表達(dá)式畫出卡諾圖。（2）畫包圍圈，

合并最小項(xiàng)，

得簡化的

與—或表達(dá)式:

C

A

B

D1111111111100000例

化簡邏輯函數(shù)：

L（A,B,C,D）=∑m（0,2,3,4,6,7,10,11,13,14,15）解：（1）由表達(dá)式畫出卡諾圖。注意：圖中的綠色圈

是多余的，應(yīng)去掉。例

用卡諾圖化簡邏輯函數(shù)：（2）畫包圍圈合并最小項(xiàng)，得簡化的與—或表達(dá)式:

C

A

B

D1111111100000000解：（1）由真值表畫出卡諾圖。

由此可見，一個邏輯函數(shù)的真值表是唯一的，卡諾圖也是唯一的，但化簡結(jié)果有時不是唯一的。

（a）：寫出表達(dá)式：

（b）：寫出表達(dá)式：000001010011100101110111ABC01111110L

真值表10110111

A

B

C

L10110111

A

B

C

L例已知某邏輯函數(shù)的真值表，用卡諾圖化簡該函數(shù)。（2）畫包圍圈合并最小項(xiàng)。有兩種畫圈的方法：化簡舉例圖6-14圖6-15圖6-16圖6-17例6-4圖6-18例6-5圖6-196.5加法器畫出邏輯電路圖，圖6-20。由真值表直接寫出表達(dá)式:輸入輸出被加數(shù)A

加數(shù)B和數(shù)S

進(jìn)位數(shù)C0001101100101001組合邏輯電路---無記憶功能的電路，電路的狀態(tài)與歷史無關(guān)，如加法器加法器——實(shí)現(xiàn)兩個二進(jìn)制數(shù)的加法運(yùn)算

6.5.1半加器——只能進(jìn)行本位加數(shù)、被加數(shù)的加法運(yùn)算而不考慮低位進(jìn)位。列出半加器的真值表：如果想用與非門組成半加器，則將上式變換成與非形式：列出半加器的真值表：畫出用與非門組成的半加器。2．全加器——能同時進(jìn)行本位數(shù)和相鄰低位的進(jìn)位信號相加的加法運(yùn)算器。輸入輸出An

Bn

Cn-1

Sn

Cn0000010100111001011101110010100110010111由真值表直接寫出邏輯表達(dá)式，再經(jīng)代數(shù)法化簡和轉(zhuǎn)換得：邏輯符號

畫出全加器的邏輯電路圖：

6.6編碼器一.編碼器的基本概念及工作原理

編碼——將某一特定的邏輯信號變換為二進(jìn)制代碼。

能夠?qū)崿F(xiàn)編碼功能的邏輯部件稱為編碼器。譯碼——將輸入代碼轉(zhuǎn)換成特定的輸出信號編碼器和譯碼器的示意圖編碼器輸入輸出編碼器八個輸入，三位二進(jìn)制編碼輸出二進(jìn)制碼譯碼器輸出輸入二進(jìn)制碼vcc譯碼器三位二進(jìn)制編碼輸入，8譯碼輸出6.6.1BCD碼十進(jìn)制數(shù)8421碼

0 000010001

200103

0011

4

0100

5

0101

6

0110

7

0111

8

1000

9

1001其它編碼：二進(jìn)制編碼格雷碼七段碼BCD碼是四位二進(jìn)制數(shù)表示的十進(jìn)制數(shù)6.6.2二進(jìn)制編碼器三位二進(jìn)制編碼器輸入編碼輸出I0I1I2I3I4I5I6I7F2F1F01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111F0=I1+I3+I5+I7F1=I2+I3+I6+I7F2=I4+I5+I6+I76.7譯碼器與數(shù)碼顯示6.7.1二進(jìn)制譯碼器

3-8線二進(jìn)制譯碼器編碼輸入譯碼輸出I2I1I0F7F6F5F4F3F2F1F00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000例6-674LS138是TTL3-8二進(jìn)制譯碼器三位編碼輸入，8個低電平有效的輸出74LS138譯碼器編碼輸入譯碼輸出I2I1I0F7F6F5F4F3F2F1F00001111111000111111101010111110110111111011110011101111101110111111101011111111101111111例6-674LS138在單片機(jī)系統(tǒng)中的的應(yīng)用74LS1386.7.2數(shù)碼管顯示七段譯碼器數(shù)字顯示器分類：

按顯示方式分，有字型重疊式、點(diǎn)陣式、分段式等。

按發(fā)光物質(zhì)分，有發(fā)光二極管(LED)式、熒光式、液晶顯示等。

1．七段式LED顯示器

共陽極：

共陰極：LED顯示器有兩種結(jié)構(gòu)：2．七段顯示譯碼器74487448是一種與共陰極七段數(shù)字顯示器配合使用的集成譯碼器。圖6-27數(shù)碼管譯碼顯示七段譯碼器ABCDabcdefgabcdefg+Vcc6.8數(shù)據(jù)選擇器與數(shù)據(jù)分配器6.8.1數(shù)據(jù)選擇器

數(shù)據(jù)選擇器——根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。0××××××1D000D210D101011

C1C0輸出輸入D3FD3D2D1D0

四路數(shù)據(jù)選擇器的真值表例：四選一數(shù)據(jù)選擇器根據(jù)功能表，可寫出輸出邏輯表達(dá)式：本章小結(jié)1.數(shù)字電路中采用的是二進(jìn)制，數(shù)字電路也稱為邏輯電路。2.邏輯代數(shù)和卡諾圖是重要的分析方法；3.數(shù)字電路分為組合邏輯電路和時序邏輯電路，區(qū)分是有無記憶功能；常用的組合邏輯電路有：算術(shù)運(yùn)算電路、編碼器和譯碼器電路、數(shù)據(jù)選擇器和數(shù)據(jù)分配器等。3.3 組合邏輯電路的分析方法每一個輸出變量是全部或部分輸入變量的函數(shù)：L1=f1（A1、A2、…、Ai）L2=f2（A1、A2、…、Ai）

……Lj=fj（A1、A2、…、Ai）

一.組合邏輯電路的特點(diǎn)電路任一時刻的輸出狀態(tài)只決定于該時刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無關(guān)。

組合電路就是由門電路組合而成，電路中沒有記憶單元，沒有反饋通路。二、組合邏輯電路的分析方法例3.3.1：組合電路如圖所示，分析該電路的邏輯功能。分析過程一般包含以下幾個步驟：（3）由表達(dá)式列出真值表。

（4）分析邏輯功能：當(dāng)A、B、C三個變量不一致時，輸出為“1”，所以這個電路稱為“不一致電路”。000001010011100101110111ABC01111110L

真值表解：（1）由邏輯圖逐級寫出表達(dá)式（借助中間變量P）。（2）化簡與變換：3.4組合邏輯電路的設(shè)計(jì)方法例3.4.1：設(shè)計(jì)一個三人表決電路，結(jié)果按“少數(shù)服從多數(shù)”的原則決定。解：（1）列真值表：（3）用卡諾圖化簡。000001010011100101110111ABC00010111

L三人表決電路真值表ABC0000111110

A

B

C11110000設(shè)計(jì)過程的基本步驟：

（5）如果，要求用與非門實(shí)現(xiàn)該邏輯電路，就應(yīng)將表達(dá)式轉(zhuǎn)換成與非—與非表達(dá)式：

畫出邏輯圖。

得最簡與—或表達(dá)式：（4）畫出邏輯圖:解：（1）列真值表：（2）由真值表寫出各輸出的邏輯表達(dá)式：輸出輸入0001000100010001××01×001L0L1L2I0I1I2真值表例3.4.2：設(shè)計(jì)一個電話機(jī)信號控制電路。電路有I0（火警）、I1（盜警）和I2（日常業(yè)務(wù)）三種輸入信號，通過排隊(duì)電路分別從L0、L1、L2輸出，在同一時間只能有一個信號通過。如果同時有兩個以上信號出現(xiàn)時，應(yīng)首先接通火警信號，其次為盜警信號，最后是日常業(yè)務(wù)信號。試按照上述輕重緩急設(shè)計(jì)該信號控制電路。要求用集成門電路7400（每片含4個2輸入端與非門）實(shí)現(xiàn)

（4）畫出邏輯圖：

（3）根據(jù)要求，將上式轉(zhuǎn)換為與非表達(dá)式：真值表輸出（8421碼）輸出（余3碼）00000001001000110100010101100111100010010011010001010110011110001001101010111100L3L2L1L0A3A2A1A0例3.4.3：設(shè)計(jì)一個將余3碼變換成8421碼的組合邏輯電路。解：（1）根據(jù)題目要求，列出真值表：A1A3A2A0×0100×0000××01××A1A3A2A0×0001×0011××10××（2）用卡諾圖進(jìn)行化簡。（注意利用無關(guān)項(xiàng)）A1A3A2A0×1010×0001××10××A1A3A2A0×0110×0110××10××邏輯表達(dá)式：（3）由邏輯表達(dá)式畫出邏輯圖。6.5加法器組合邏輯電路—無記憶功能，與原狀態(tài)無關(guān)時序邏輯電路---有記憶功能，與原狀態(tài)有關(guān)6.5.1半加器6.5.2全加器4.5加法器畫出邏輯電路圖。由真值表直接寫出表達(dá)式:輸入輸出被加數(shù)A

加數(shù)B和數(shù)S

進(jìn)位數(shù)C0001101100101001一、加法器的基本概念及工作原理加法器——實(shí)現(xiàn)兩個二進(jìn)制數(shù)的加法運(yùn)算

1．半加器——只能進(jìn)行本位加數(shù)、被加數(shù)的加法運(yùn)算而不考慮低位進(jìn)位。列出半加器的真值表：如果想用與非門組成半加器，則將上式用變換成與非形式：列出半加器的真值表：畫出用與非門組成的半加器。2．全加器——能同時進(jìn)行本位數(shù)和相鄰低位的進(jìn)位信號的加法運(yùn)算。輸入輸出AiBiCi-1

Si

Ci0000010100111001011101110010100110010111由真值表直接寫出邏輯表達(dá)式，再經(jīng)代數(shù)法化簡和轉(zhuǎn)換得：邏輯符號

畫出全加器的邏輯電路圖：

二、多位數(shù)加法器4位串行進(jìn)位加法器6.6編碼器一.編碼器的基本概念及工作原理

編碼——將某一特定的邏輯信號變換為二進(jìn)制代碼。

能夠?qū)崿F(xiàn)編碼功能的邏輯部件稱為編碼器。例：設(shè)計(jì)一個鍵控8421BCD碼編碼器。解：（1）列出真值表：輸入輸出S9S8S7S6S5S4S3S2S1S0ABCD11111111100000111111110100011111111011111111011111111011111111011111111011111111011111111011111111011111111100100011010001010110011110001001（2）由真值表寫出各輸出的邏輯表達(dá)式為：重新整理得：（3）由表達(dá)式畫出邏輯圖：01100EWB舉例-編碼器二.二進(jìn)制編碼器輸出輸入0000010100111001011101111000000001000000001000000001000000001000000001000000001000000001A2A1A0I0I1I2I3I4I5I6I7

3位二進(jìn)制編碼器真值表3位二進(jìn)制編碼器:8個輸入端，3個輸出端，常稱為8線—3線編碼器。由真值表寫出各輸出的邏輯表達(dá)式為：用門電路實(shí)現(xiàn)邏輯電路：6.7譯碼器與數(shù)碼顯示

二、集成譯碼器

1.二進(jìn)制譯碼器74138——3線—8線譯碼器輸入輸出G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7×1×××10××100100100100100100100100×××××××××00000101001110010111011111111111111111111111111101111111101111111101111111101111111101111111101111111101111111101111110011000011011011111001011001110110110011111111000011111111110011000110100110010100011100101000011110000000000000000000001111111abcdefg輸出1111111111111111001BI/RBO輸入/輸出0123456789101112131415滅燈滅零試燈功能（輸入）111×1×1×1×1×1×1×1×1×1×1×1×1×1×1×××100×LTRBI顯示字形輸入0000000100100011010001010110011110001001101010111100110111101111××××0000××××A3A2A1A0

七段顯示譯碼器7448的功能表6.8數(shù)據(jù)選擇器與數(shù)字分配器一、數(shù)據(jù)選擇器的基本概念及工作原理

數(shù)據(jù)選擇器——根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。0××××××101×××0×××10001×0×××1××1001××0×××1×010G11A1A0輸出輸入010×××1×××YD3D2D1D0