基于AnsysCircuit的DDRVref智能訓(xùn)練與仿真自動(dòng)化龔卉芳/燦芯半導(dǎo)體（上海）股份有限公司?2025ANSYS,Inc.Contents?燦芯半導(dǎo)體簡介?

DDR仿真方法論介紹?DDR鏈路與仿真Case描述?DDR

Timing

Budget介紹?

DDRVrefTraining介紹?

DDR仿真碼型介紹?TA-DDR仿真工具與流程介紹?TA-DDR工具介紹?TA-DDR仿真流程?TA-DDRVrefTraining算法原理?TA-DDR

自動(dòng)化仿真報(bào)告16年經(jīng)驗(yàn)積淀，助力超過數(shù)百家客戶，攜手創(chuàng)共贏專注于提供ASIC定制芯片設(shè)計(jì)方案為客戶提供從芯片規(guī)格制定、架構(gòu)設(shè)計(jì)到芯片成品的一站式定制服務(wù)提供燦芯自有品牌You系列

IP及

YouSiP平臺(tái)解決方案2008年成立2024年上市300+名員工研發(fā)人員~72.5%營業(yè)收入超

13億人民幣190+個(gè)項(xiàng)目/年晶圓出貨~80k

/年?duì)N芯半導(dǎo)體簡介StdCell/Memory/IOCell

LibraryMemoryComplierStd.

IOSDIOeFlash

TCAMFundamental

IPRegulatorDC/DCCap-less

LDOPowerOn

ResetCrystalOSCPMUClockFrac./SS/PLLComparatorRing

OSCDLLTemp.SensorAFEGPIO/ESDAnalog

IPSigma

DeltaADCSARADCPipelineADCAudio/Video

DACAudio

DAC/Codec

ADCPLLRFHS

Interface

IPUSB3.0/OTGMIPI

DPHYUSB2.0/OTGHDMI2.0DDR2/3/4Display

PortLPDDR2/3/4SATA

II/IIILVDSSerDes(upto

32G)ONFIEMMCPSRAMCPU

SolutionARMCortex53/A55CEVAXM4

Quad

oreARM

CortexA7CEVA

DSP

CoreARM

CortexA9RISC-VARM

CortexM0/M0+DigitalPeripheralsCEVATL421AXI/AHB/APB/Arbiter/Bridge燦芯半導(dǎo)體IP簡介PCIe

Gen

1/2/3/4/5EthernetYouDDR包括PHY、控制器（controller）、

I/O以及特別開發(fā)的調(diào)試和測試軟件，是一個(gè)完整的子系統(tǒng)。YouDDR可支持LPDDR2，

DDR3，

LPDDR3，

DDR4和LPDDR4/4xcombo

PHY等應(yīng)用，支持從667Mbps到4266Mbps的數(shù)據(jù)傳輸速率。特有的動(dòng)態(tài)自校準(zhǔn)邏輯（DSCL）和動(dòng)態(tài)自適應(yīng)比特校準(zhǔn)專利技術(shù)(DABC)，可自動(dòng)補(bǔ)償芯片級、封裝級、板級和存儲(chǔ)器級別的工藝/電壓/溫度（PVT）波動(dòng)而產(chǎn)生的器件性能差異，以及實(shí)現(xiàn)傳輸字節(jié)間的斜交自動(dòng)補(bǔ)充。燦芯半導(dǎo)體YouDDR簡介YouDDR方案DDR仿真鏈路?

Data：

SOC

DRAM0DRAM1?

CA：SOC

DRAM0

DRAM2DataPCBCAPCBDRAM1

DRAM3DDR仿真Case描述?DDR眼圖仿真需配置多維度參數(shù)組合，海量案例的人工搭建效率低下。DDR仿真設(shè)置項(xiàng)模式：

DQ讀DQ寫CA寫Corner：

SSTTFF顆粒類型：

2RANK

1RANK電壓：MinTypMax碼型：PRBS隨機(jī)碼DBI輪詢碼PDA碼Driver：

40

48ODT：4048組合總計(jì)864個(gè)

DDR仿真CaseDDR

Timing

Budget介紹?

Transmitteruncertainties涵蓋了以下項(xiàng)：

CLK

period

jitter

PSIJ（

PowerSupply

InducedJitter）電源噪聲引起的抖動(dòng)，主要包括PLL，

DDL，

DQTX和DQSTX等

RJPP（RandomJitter

Peak-to-Peak）隨機(jī)抖動(dòng)峰峰值，主要包括PLL，

DDL，

DQTX和DQSTX等

校準(zhǔn)誤差

老化影響?

Receiveruncertainties涵蓋了以下項(xiàng)：

接收端觸發(fā)器建立/保持時(shí)間

PSIJ（

PowerSupply

InducedJitter）電源噪聲引起的抖動(dòng)

，主要包括PLL，

DDL，

DQTX和DQSTX等

RJPP（RandomJitter

Peak-to-Peak）隨機(jī)抖動(dòng)峰峰值

，主要包括PLL，

DDL，

DQTX和DQSTX等

校準(zhǔn)誤差

老化影響?

Interconnectuncertainties涵蓋了以下項(xiàng)：

SOC封裝損耗，反射，串?dāng)_

Dram封裝損耗

，反射，串?dāng)_

PCB，連接器損耗

，反射，串?dāng)_DDR

Eye

mask介紹?Eye

mask

=Transmitter

uncertainties

+

Receiveruncertainties?

VrefTraining原理

Vref作為接收端比較器的電壓基準(zhǔn)，用于數(shù)據(jù)邏輯

（0/1）判決。

受工藝漂移、電壓波動(dòng)、溫度漂移及系統(tǒng)差異影響，需動(dòng)態(tài)校準(zhǔn)以維持最優(yōu)判決點(diǎn)。?

VrefTraining流程

電壓掃描→接收測試碼→誤碼檢測→確定有效窗口→計(jì)算中心點(diǎn)→配置寄存器。此校準(zhǔn)對VrefDQ(數(shù)據(jù)總線)和VrefCA

(命令/地址總線)均執(zhí)行。?

仿真要求

VrefTraining的范圍與步長需遵循規(guī)范（如右圖

LPDDR4VrefDQ可調(diào)范圍）。

仿真時(shí)必須嚴(yán)格限定在可選Vref范圍及步長內(nèi)進(jìn)行。DDR

Vref

Training介紹?

PRBS（Pseudo-Random

BinarySequence），即

偽隨機(jī)二進(jìn)制序列

，具備近似隨機(jī)噪聲統(tǒng)計(jì)特性的周期性二進(jìn)制序列，通過確定性算法生成，高度模擬真實(shí)數(shù)據(jù)特性。用于暴露信號完整性缺陷：信道損耗/反射/串?dāng)_導(dǎo)致的眼圖閉合。?

PRBS發(fā)生器核心組件：線性反饋移位寄存器（LFSR）

+異或邏輯電路

，右圖所示為DDR仿真常用PRBS7碼型發(fā)生器結(jié)構(gòu)：DDR仿真碼型介紹–

PRBS隨機(jī)碼DDR仿真碼型介紹–

PRBS隨機(jī)碼+DBIDBI(Data

Bus

Inversion)，即數(shù)據(jù)總線翻轉(zhuǎn)?功能：降低數(shù)據(jù)總線靜態(tài)功耗(DDR4/DDR5:

POD/

LPDDR4/LPDDR5:

LVSTL)。?原理：發(fā)送端檢測每Byte(8bit)

中

1

(POD)或0

(LVSTL)的數(shù)量；若

>4，則翻轉(zhuǎn)整個(gè)Byte輸出，并置位DBI信號。接收端根據(jù)DBI信號還原數(shù)據(jù)。?仿真：開啟DBI功能可驗(yàn)證其功耗優(yōu)化后實(shí)際仿真結(jié)果。DDR仿真碼型介紹–

PRBS輪詢碼?PRBS輪詢碼，用于仿真串?dāng)_影響最惡劣情況下的眼圖裕量。DQ0

：DQ1

：DQ2

：DQ3

：DQ4

：DQ5

：DQ6

：DQ7

：DQ8

：DQ9

：

DQ10：DQ11：DQ12：DQ13：DQ14：DQ15

：

DM0

：DM1

：PRBS4:101011001000111PRBS4_I:010100110111000PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4_IPRBS4PRBS4PRBS4PRBS4PRBS4PRBS4_IPRBS4PRBS4PRBS4_IPRBS4PRBS4PRBS4_IPRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4_IPRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4_IPRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4_IPRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4_IPRBS4PRBS4_IPRBS4PRBS4PRBS4PRBS4PRBS4_IPRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4_IPRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4_IPRBS4PRBS4_IPRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4_IPRBS4PRBS4PRBS4PRBS4_IPRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4_IPRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4PRBS4_IPRBS4PRBS4PRBS4PRBS4PRBS4_IDDR仿真碼型介紹–

ISI

PDA碼型?基于PDA（峰值畸變分析法）計(jì)算提取ISI影響最嚴(yán)重的激勵(lì)碼型

，用于評估最惡劣ISI條件下的系統(tǒng)性能極限和眼圖裕量邊界。Worst-case

0

Worst-case

101

1

0

10

0

1

0

0

0

0

00

10

1

100000?基于Ansys

Circuit平臺(tái)，集成

PyAEDT實(shí)現(xiàn)自動(dòng)化仿真流程；?

支持多種Corner與

Buffer

Model組合的瞬態(tài)仿真掃描（Sweeping）；?

快速提取

DDR關(guān)鍵仿真指標(biāo)，自動(dòng)生成符合JEDEC標(biāo)準(zhǔn)的一致性與合規(guī)性報(bào)告；?

匯總多個(gè)仿真條件下的關(guān)鍵性能指標(biāo)，進(jìn)行系統(tǒng)化統(tǒng)計(jì)與對比分析；?

針對業(yè)界

DDR3/DDR4/DDR5、

LPDDR3/LPDDR4/LPDDR5仿真中常見痛點(diǎn)，

貼合真實(shí)

DDR

SI仿真需求，助力高效設(shè)計(jì)驗(yàn)證；?

顯著減少人工仿真工程搭建與結(jié)果整理時(shí)間，提升仿真閉環(huán)效率與一致性。TA-DDR：高效自動(dòng)化的

DDR

自動(dòng)化仿真黑科技?

提供便捷易用的通道

S參數(shù)互連配置表格，簡化參數(shù)設(shè)置流程；?支持多種

Buffer模型的掃描配置，靈活適配不同設(shè)計(jì)需求；?支持自定義眼圖

Mask設(shè)置，滿足多DDR協(xié)議版本、多場景的仿真驗(yàn)證；?支持自定義碼型/PRBS碼型/串?dāng)_碼型/ISI

PDA碼型；?支持Vref

Training以離散步進(jìn)方式進(jìn)行訓(xùn)練，更貼近實(shí)際硬件調(diào)整過程；?

支持基于S參數(shù)頻率與dB值的規(guī)格限值（Spec）校驗(yàn)功能，便于進(jìn)行合規(guī)性驗(yàn)證與質(zhì)量控制。TA-DDR：高效復(fù)用的

DDR仿真配置

Excel模板編輯Excel模板運(yùn)行仿真插件仿真結(jié)果及報(bào)告通過自動(dòng)化降低DDR仿真門檻，提高仿真效率，讓SI工程師有更多的精力做優(yōu)化分析生成眼圖制作仿真報(bào)告TA-DDR仿真流程模型互連手工仿真自動(dòng)化仿真仿真設(shè)置模型導(dǎo)入IBIS設(shè)置TA-DDR：Vref

Training算法原理Vref

Training本質(zhì)上是一種掃描搜索算法，其核心思想是：在一定范圍內(nèi)對Vref值進(jìn)行遍歷，測量數(shù)據(jù)采樣的穩(wěn)定性，從而找到數(shù)據(jù)采樣最可靠、容錯(cuò)能力最大的區(qū)域（即

Margin最大）。算法步驟（典型流程）：1.初始化參數(shù)設(shè)定初始參考電壓Vref起始值、步進(jìn)間隔（Vref

Step

Size）、最大值（VrefMax）和最小值（Vref

Min）。2.Vref

掃描按照初始化參數(shù)生成一組離散的Vref值，對其逐一進(jìn)行遍歷測試。3.

Margin測量對于每一個(gè)Vref值放置

Eye

Mask，并測量此時(shí)的

Margin大小。4.最優(yōu)Vref

選取在所有測試結(jié)果中，選取具有最大

Margin時(shí)的Vref值，作為最終的參考電壓配置。5.結(jié)果輸出可視化輸出最佳Vref對應(yīng)的Eye與

Eye

Mask圖像，報(bào)告最終選定的Vref數(shù)值及對應(yīng)的

Margin測量