計(jì)算機(jī)硬件技術(shù)測(cè)試2025年卷考試時(shí)間：______分鐘總分：______分姓名：______一、1.在計(jì)算機(jī)中，信息最基本的表現(xiàn)形式是________。2.一個(gè)8位的二進(jìn)制數(shù)能表示的無符號(hào)整數(shù)范圍是________。3.將二進(jìn)制數(shù)1101.101轉(zhuǎn)換為十進(jìn)制數(shù)是________。4.計(jì)算機(jī)內(nèi)部用于表示數(shù)值信息的標(biāo)準(zhǔn)是________。5.在計(jì)算機(jī)中，字節(jié)（Byte）通常由________個(gè)二進(jìn)制位（bit）組成。二、6.簡(jiǎn)述CPU主要由哪些部分組成，并說明每個(gè)部分的主要功能。7.什么是并行處理？簡(jiǎn)述并行處理技術(shù)在計(jì)算機(jī)硬件中是如何實(shí)現(xiàn)的。8.解釋什么是總線？簡(jiǎn)述系統(tǒng)總線通常包含哪些總線類型及其作用。9.什么是Cache？它在計(jì)算機(jī)存儲(chǔ)體系中起到什么作用？簡(jiǎn)述其工作原理。10.什么是中斷？簡(jiǎn)述中斷處理過程的主要步驟。三、11.某計(jì)算機(jī)主存容量為4GB，內(nèi)存地址線為32根。請(qǐng)問該計(jì)算機(jī)能直接訪問的內(nèi)存空間最大是多少字節(jié)？若采用頁(yè)式存儲(chǔ)管理，每頁(yè)大小為4KB，則邏輯地址空間為1000H:0FFCH的物理地址是多少（用十六進(jìn)制表示）？12.假設(shè)CPU通過一個(gè)32位的數(shù)據(jù)總線訪問主存，總線頻率為100MHz。請(qǐng)問該CPU的數(shù)據(jù)傳輸速率最大是多少M(fèi)B/s？13.比較RISC和CISC指令集架構(gòu)的主要特點(diǎn)。14.簡(jiǎn)述USB3.0接口相比于USB2.0接口在傳輸速率和電氣特性上的主要改進(jìn)。15.什么是總線仲裁？說明在總線爭(zhēng)用的情況下，常見的總線仲裁方法有哪些。四、16.假設(shè)CPU每執(zhí)行一條指令平均需要訪問一次指令Cache（命中率為90%）和兩次數(shù)據(jù)Cache（命中率為85%）。若指令Cache每次訪問耗時(shí)10ns，數(shù)據(jù)Cache每次訪問耗時(shí)15ns，主存訪問耗時(shí)200ns，CPU訪問Cache以外的其他操作耗時(shí)50ns。請(qǐng)問執(zhí)行一條指令的平均訪存時(shí)間（CPI）是多少？17.描述一個(gè)典型的計(jì)算機(jī)I/O操作過程，包括CPU與I/O設(shè)備之間的數(shù)據(jù)傳輸方式（至少說明兩種）。18.解釋什么是虛擬內(nèi)存？它如何解決主存容量不足的問題？簡(jiǎn)述頁(yè)面置換算法的基本思想。19.某計(jì)算機(jī)系統(tǒng)包含一個(gè)主存（容量256MB，速度為100ns），一個(gè)二級(jí)Cache（容量16MB，速度為10ns），和一個(gè)硬盤（速度為200ns）。當(dāng)CPU訪問數(shù)據(jù)時(shí)，首先檢查二級(jí)Cache，未命中再檢查主存，主存未命中則訪問硬盤。請(qǐng)問訪問該數(shù)據(jù)時(shí)，不同情況下的訪問時(shí)間分別是多少？假設(shè)二級(jí)Cache命中率為95%，主存命中率為90%（二級(jí)Cache未命中的情況）。20.隨著摩爾定律趨緩，計(jì)算機(jī)硬件發(fā)展面臨哪些新的挑戰(zhàn)？請(qǐng)列舉至少三種前沿硬件技術(shù)方向及其潛在優(yōu)勢(shì)。試卷答案一、1.二進(jìn)制2.0到2553.13.6254.原碼/反碼/補(bǔ)碼（任一合理答案）5.8二、6.CPU主要由運(yùn)算器、控制器和寄存器組組成。運(yùn)算器負(fù)責(zé)執(zhí)行算術(shù)邏輯運(yùn)算和邏輯運(yùn)算；控制器負(fù)責(zé)產(chǎn)生控制信號(hào)，指揮計(jì)算機(jī)各部件協(xié)同工作；寄存器組用于暫存指令、數(shù)據(jù)和地址。7.并行處理是指計(jì)算機(jī)系統(tǒng)中的多個(gè)處理單元同時(shí)執(zhí)行不同的任務(wù)或同一任務(wù)的不同部分。硬件實(shí)現(xiàn)方式包括使用多核處理器、SIMD處理器、多處理機(jī)系統(tǒng)等。8.總線是計(jì)算機(jī)各功能部件之間傳輸信息的公共通路。系統(tǒng)總線通常包含數(shù)據(jù)總線（傳輸數(shù)據(jù)）、地址總線（傳輸?shù)刂罚┖涂刂瓶偩€（傳輸控制信號(hào)）。9.Cache是位于CPU和主存之間的高速小容量存儲(chǔ)器，用于存放近期常用的主存數(shù)據(jù)副本，以減少CPU訪問主存的次數(shù)，提高系統(tǒng)運(yùn)行速度。其工作原理是基于程序的局部性原理，利用高速緩存存放主存內(nèi)容的副本，CPU訪問時(shí)先在Cache中查找。10.中斷是計(jì)算機(jī)運(yùn)行過程中，出現(xiàn)某些意外事件（內(nèi)部或外部）請(qǐng)求CPU暫停當(dāng)前工作，轉(zhuǎn)去處理該事件的一種機(jī)制。中斷處理過程主要步驟包括：中斷請(qǐng)求、中斷判優(yōu)（如有多個(gè)中斷）、中斷響應(yīng)、中斷隱指令執(zhí)行、保護(hù)現(xiàn)場(chǎng)、執(zhí)行中斷服務(wù)程序、恢復(fù)現(xiàn)場(chǎng)、中斷返回。三、11.最大內(nèi)存空間=2^(32-3)*8=2^29*8=536,870,912字節(jié)=512MB。邏輯地址1000H:0FFCH=(1000*16^1+0FFCH)十六進(jìn)制=(1000+15*16+12)十六進(jìn)制=(1000+240+12)十六進(jìn)制=1252H。物理地址=邏輯地址+頁(yè)表項(xiàng)指示的頁(yè)框號(hào)（假設(shè)為0）=1252H+0=1252H。（注：此題答案依賴于隱含的頁(yè)表和頁(yè)框號(hào)信息，此處按最簡(jiǎn)單情況假設(shè)頁(yè)框號(hào)為0）。12.數(shù)據(jù)傳輸速率=總線寬度/8*總線頻率=32/8*100*10^6=4*100*10^6=400*10^6bit/s=400Mbps=400/8=50MB/s。13.RISC（精簡(jiǎn)指令集）特點(diǎn)：指令數(shù)量少，指令格式規(guī)整，指令執(zhí)行時(shí)間短（單周期），指令功能簡(jiǎn)單，注重硬件實(shí)現(xiàn)。CISC（復(fù)雜指令集）特點(diǎn)：指令數(shù)量多，指令格式復(fù)雜，指令執(zhí)行時(shí)間不一（多周期），指令功能強(qiáng)大，部分指令由硬件微程序解釋執(zhí)行。14.USB3.0使用更高速的SuperSpeed接口（5Gbps），采用全雙工通信，并優(yōu)化了協(xié)議，顯著提高了數(shù)據(jù)傳輸速率。電氣特性上，采用了更先進(jìn)的電源管理機(jī)制和更高速的信號(hào)傳輸技術(shù)。15.總線仲裁是指在多個(gè)設(shè)備共享總線時(shí)，決定哪個(gè)設(shè)備能獲得總線使用權(quán)的過程。常見方法有：集中式仲裁（由中央仲裁器決定）、分布式仲裁（設(shè)備自行協(xié)商）。四、16.平均訪存時(shí)間=(Cache命中率*Cache訪問時(shí)間)+((1-指令Cache命中率)*(數(shù)據(jù)Cache命中率*數(shù)據(jù)Cache訪問時(shí)間+(1-數(shù)據(jù)Cache命中率)*主存訪問時(shí)間))+(1-指令Cache命中率-數(shù)據(jù)Cache命中率)*主存訪問時(shí)間+CPU其他操作耗時(shí)=(0.90*10)+((1-0.90)*(0.85*15+(1-0.85)*200))+((1-0.90)*(1-0.85)*200)+50=9+(0.10*(12.75+30))+(0.10*0.15*200)+50=9+0.10*42.75+1.5+50=9+4.275+1.5+50=64.775ns。17.典型I/O操作過程：CPU發(fā)出I/O指令，指定要訪問的設(shè)備和操作類型；設(shè)備控制器接收指令，執(zhí)行設(shè)備初始化和準(zhǔn)備操作；若需要，通過總線進(jìn)行CPU與設(shè)備控制器之間的控制信息交換；數(shù)據(jù)傳輸階段，可以通過程序查詢方式、中斷方式或DMA（直接存儲(chǔ)器訪問）方式進(jìn)行數(shù)據(jù)在CPU、主存與I/O設(shè)備之間的傳輸；傳輸完成后，設(shè)備控制器通知CPU，CPU進(jìn)行后續(xù)處理。18.虛擬內(nèi)存是利用計(jì)算機(jī)內(nèi)存管理單元（MMU）將主存和輔存（通常是硬盤）結(jié)合，使計(jì)算機(jī)從邏輯上擁有比實(shí)際物理主存更大的內(nèi)存空間。它通過將主存中暫時(shí)不使用的部分?jǐn)?shù)據(jù)移到輔存（交換空間）來騰出空間給當(dāng)前需要的程序，從而解決主存容量不足的問題。頁(yè)面置換算法的基本思想是當(dāng)需要將新的數(shù)據(jù)調(diào)入主存而主存已滿時(shí)，選擇一個(gè)頁(yè)面（或塊）從主存中移出到輔存，以便為新的數(shù)據(jù)騰出空間。常見的算法有FIFO、LRU、LFU等。19.Cache訪問時(shí)間=10ns。主存訪問時(shí)間=15ns。硬盤訪問時(shí)間=200ns。命中Cache：10ns。Cache未命中，主存命中：10+15=25ns。Cache未命中，主存未命中：10+15+200=225ns。實(shí)際訪問時(shí)間計(jì)算：總訪問時(shí)間=(Cache命中率*Cache訪問時(shí)間)+((1-Cache命中率)*(主存命中率*(Cache訪問時(shí)間+主存訪問時(shí)間)+(1-主存命中率)*硬盤訪問時(shí)間))=(0.95*10)+((1-0.95)*(0.90*(10+15)+(1-0.90)*200))=9.5+(0.05*(0.90*25+0.10*200))=9.5+(0.05*(22.5+20))=9.5+0.05*42.5=9.5+2.125=11.625ns。（注：此題答案依賴于隱含的二級(jí)Cache命中率為95%，主存命中率為90%（二級(jí)Cache未命中的情況）的假設(shè)，與上一題解析有沖突，此處按計(jì)算公式進(jìn)行。若嚴(yán)格按照上一題的90%主存命中率計(jì)算，則Cache未命中，主存未命中時(shí)間應(yīng)為10+15+200=225ns?？倳r(shí)間=0.95*10+0.05*(0.90*(10+15)+0.10*200)=9.5+0.05*(22.5+20)=9.5+2.125=11.625ns。此處的計(jì)算是基于題干順序，將主存命中率90%應(yīng)用于“Cache未命中，主存未命中”的