計算機(jī)考研《計算機(jī)組成原理》2025年專項練習(xí)考試時間：______分鐘總分：______分姓名：______一、選擇題（每題2分，共20分。請將正確選項的首字母填入括號內(nèi)）1.計算機(jī)能夠自動連續(xù)運(yùn)算的基礎(chǔ)是（）。A.程序存儲原理B.運(yùn)算器的高速運(yùn)算C.控制器的精確控制D.輸入輸出的便捷性2.在計算機(jī)中，采用補(bǔ)碼表示法的主要目的是（）。A.簡化加減法運(yùn)算電路B.增加表示數(shù)的范圍C.便于邏輯運(yùn)算D.減少存儲空間需求3.某計算機(jī)的存儲器字長為16位，采用補(bǔ)碼表示，則能表示的整數(shù)范圍是（）。A.-32768到+32767B.-32769到+32767C.-32768到+32768D.-32769到+327684.在指令系統(tǒng)中，尋址方式用于確定操作數(shù)的（）。A.指令格式B.機(jī)器碼C.存儲位置D.執(zhí)行時間5.RISC指令集的特點(diǎn)通常不包括（）。A.指令格式規(guī)整B.指令執(zhí)行時間固定C.指令種類繁多D.硬件控制復(fù)雜6.CPU中的累加器主要用來（）。A.存儲程序指令B.存儲當(dāng)前運(yùn)行的指令地址C.存放中間運(yùn)算結(jié)果或最終運(yùn)算結(jié)果D.發(fā)出控制信號7.在單總線系統(tǒng)中，CPU、內(nèi)存和I/O設(shè)備之間（）。A.只能串行傳輸數(shù)據(jù)B.只能并行傳輸數(shù)據(jù)C.可以串行或并行傳輸數(shù)據(jù)，取決于具體設(shè)計D.無法進(jìn)行數(shù)據(jù)傳輸8.采用直接映射方式Cache的地址映射位數(shù)為10位，主存地址位數(shù)為32位，則主存中每個單元對應(yīng)Cache中的（）個單元。A.1B.2C.4D.89.Cache與主存之間地址映射的方式主要有（）種。A.1B.2C.3D.410.中斷向量表通常存放在（）。A.RAM中B.ROM中C.Cache中D.寄存器中二、填空題（每空2分，共20分）1.計算機(jī)系統(tǒng)中，信息表示的基本單位是________。2.浮點(diǎn)數(shù)由________、尾數(shù)和符號三部分組成。3.指令周期的四個基本操作階段通常稱為取指、______、執(zhí)行。4.CPU的主要性能指標(biāo)之一是________，它反映了CPU執(zhí)行指令的速度。5.采用全相聯(lián)映射方式Cache，其地址譯碼器的設(shè)計最為復(fù)雜，但________最高。6.總線按傳輸信息類型可分為數(shù)據(jù)總線、______和控制總線。7.I/O接口位于________和I/O設(shè)備之間，負(fù)責(zé)進(jìn)行信息轉(zhuǎn)換和同步控制。8.采用程序查詢方式處理中斷，CPU會________地等待中斷請求的到來。9.若某指令格式規(guī)定操作碼占6位，尋址方式占3位，則該指令最多可指定________種操作。10.計算機(jī)系統(tǒng)的性能瓶頸往往出現(xiàn)在________。三、簡答題（每題5分，共15分）1.簡述原碼、反碼、補(bǔ)碼三種定點(diǎn)整數(shù)表示法的區(qū)別。2.指令系統(tǒng)中設(shè)置多種尋址方式的目的是什么？3.簡述CPU控制器的基本功能。4.什么是Cache的命中率？影響命中率的主要因素有哪些？5.簡述中斷處理過程的主要步驟。四、計算題（每題8分，共24分）1.已知X=+15，Y=-10，分別用8位補(bǔ)碼表示。計算[X+Y]補(bǔ)和[X-Y]補(bǔ)，并寫出計算過程。2.某計算機(jī)Cache容量為64KB，主存容量為4MB，采用直接映射方式。主存塊大小為4KB。若訪問主存地址為十六進(jìn)制A1F8H，請計算其對應(yīng)的Cache塊號，并說明該地址是訪問Cache中的有效塊還是無效塊（假設(shè)Cache初始為空，未命中）。（注：塊號和地址位需明確說明）3.假設(shè)某CPU主頻為2GHz，執(zhí)行一條指令平均需要3個時鐘周期。若某程序共包含1000條指令，其中60%是訪存指令（假設(shè)訪存指令執(zhí)行一次訪存操作），訪存指令一次訪存操作（完成一次內(nèi)存讀寫）需要1個時鐘周期。請計算該程序執(zhí)行完畢的總時間（以納秒為單位）。五、綜合應(yīng)用題（每題10分，共20分）1.簡述存儲器層次結(jié)構(gòu)的設(shè)計思想及其帶來的優(yōu)勢。2.假設(shè)某CPU數(shù)據(jù)通路如右圖所示（此處無圖，請自行想象一個包含ALU、寄存器R1/R2/R3、總線及必要控制信號如M[read],M[write]等的簡單數(shù)據(jù)通路），其中M[read]和M[write]為使能信號。請說明執(zhí)行以下指令序列時，數(shù)據(jù)通路中的數(shù)據(jù)流動情況（簡要描述關(guān)鍵步驟和各寄存器/ALU中的內(nèi)容變化）：LOADR1,Mem[200];(R1)<-M[200]ADDR2,R1,R3;(R2)<-(R1)+(R3)STOREMem[250],R2;M[250]<-(R2)（假設(shè)初始時R1=R2=R3值未知，內(nèi)存單元M[200]和M[250]也含有未知數(shù)據(jù)）---試卷答案一、選擇題1.A2.A3.A4.C5.C6.C7.C8.A9.B10.B二、填空題1.字節(jié)(或Byte)2.階碼(或Exponent)3.譯碼4.主頻(或ClockSpeed)5.塊容量(或Capacityperblock/字節(jié)單位)6.地址(或Address)7.CPU(或中央處理器)8.輪詢(或Polling)9.810.總線(或Bus)三、簡答題1.解析：原碼的最高位是符號位，0表示正，1表示負(fù)，數(shù)值位按位表示。反碼的符號位同原碼，正數(shù)反碼與原碼相同；負(fù)數(shù)反碼為其原碼除符號位外按位取反。補(bǔ)碼的符號位同原碼，正數(shù)補(bǔ)碼與原碼相同；負(fù)數(shù)補(bǔ)碼為其原碼除符號位外按位取反，末位再加1。補(bǔ)碼表示法能簡化加減法運(yùn)算，且解決了負(fù)數(shù)表示和運(yùn)算問題。2.解析：設(shè)置多種尋址方式是為了提高指令的靈活性和可用性。不同的尋址方式允許指令直接訪問不同位置的數(shù)據(jù)（如寄存器、內(nèi)存特定地址、內(nèi)存相對地址等），減少程序長度，增強(qiáng)代碼的可讀性和維護(hù)性，方便實(shí)現(xiàn)復(fù)雜的訪問模式。3.解析：CPU控制器的主要功能是產(chǎn)生控制序列和時序信號，協(xié)調(diào)指揮CPU各部件（運(yùn)算器、寄存器）以及與內(nèi)存、I/O設(shè)備之間的操作。具體包括：從內(nèi)存取指令、指令譯碼、根據(jù)指令和當(dāng)前狀態(tài)生成控制信號、發(fā)出時序脈沖、管理數(shù)據(jù)通路等，確保指令正確執(zhí)行。4.解析：Cache的命中率是指當(dāng)CPU訪問內(nèi)存時，所請求的數(shù)據(jù)在Cache中找到的概率（或次數(shù)）。影響命中率的主要因素包括：Cache容量、Cache塊（或行）大小、主存塊（或行）大小、地址映射方式（直接映射、組相聯(lián)、全相聯(lián)）、替換算法（如LRU、FIFO）以及程序訪問模式（局部性原理）。5.解析：中斷處理過程通常包括：中斷請求、中斷判優(yōu)（如果有多個中斷源）、中斷響應(yīng)（保存當(dāng)前狀態(tài)、發(fā)出響應(yīng)信號）、中斷隱指令（形成中斷向量地址）、訪中斷向量表獲取中斷服務(wù)程序入口地址、中斷返回。四、計算題1.解析：[X]補(bǔ)=00001111,[Y]補(bǔ)=11110110[X+Y]補(bǔ)=00000101=+5(計算過程：按位加，考慮進(jìn)位)[X-Y]補(bǔ)=[X+(-Y)]補(bǔ)=00001111+00001010=00010001=-15(計算過程：減法轉(zhuǎn)化為加法，先求[-Y]補(bǔ)=00001010，再相加)2.解析：主存地址A1F8H=1010001111111000B直接映射，主存塊大小4KB=2^12B，需12位地址作塊內(nèi)地址。主存地址位數(shù)為32位，塊內(nèi)地址占12位，則塊號占(32-12)=20位。塊號=101000111111=1010001111110000B=A3F0H訪問地址A1F8H，塊號A3F0H。假設(shè)Cache初始為空，此地址為未命中。3.解析：CPU主頻2GHz=2*10^9Hz,時鐘周期T=1/(2*10^9)s程序指令數(shù)N=1000,平均指令周期C=3T訪存指令占比p=60%=0.6,訪存指令單次訪存周期c_m=1T非訪存指令周期c_n=3T-1T=2T程序總執(zhí)行時鐘周期數(shù)=N*C=1000*3T=3000T其中訪存指令時鐘周期數(shù)=N*p*c_m=1000*0.6*1T=600T非訪存指令時鐘周期數(shù)=N*(1-p)*c_n=1000*0.4*2T=800T總時鐘周期數(shù)=600T+800T=1400T總執(zhí)行時間=總時鐘周期數(shù)*時鐘周期=1400T*(1/(2*10^9))s=700*10^-9s=700ns五、綜合應(yīng)用題1.解析：存儲器層次結(jié)構(gòu)的設(shè)計思想是基于不同存儲器在速度、容量、成本等方面的性能差異，采用多級結(jié)構(gòu)，將速度快的、容量小的、成本高的存儲器與慢的、容量大的、成本低存儲器結(jié)合起來，構(gòu)成一個統(tǒng)一的、高效的存儲系統(tǒng)。通過利用程序訪問的局部性原理，將經(jīng)常訪問的數(shù)據(jù)和指令放在高速緩存中，不常訪問的放在低速大容量的主存或輔存中，從而在成本和性能之間取得平衡，提高系統(tǒng)整體性能。2.解析：假設(shè)數(shù)據(jù)通路：M[read/write]->R1/R2/R3->ALU->M[read/write]執(zhí)行LOADR1,Mem[200]：1.CPU產(chǎn)生地址200，使能M[read]信號。數(shù)據(jù)通路將地址200傳至內(nèi)存，內(nèi)存將數(shù)據(jù)M[200]傳至數(shù)據(jù)總線。2.總線將數(shù)據(jù)M[200]傳至R1，使能R1的寫使能信號（隱含或顯式），數(shù)據(jù)存入R1。此時(R1)=M[200]。執(zhí)行ADDR2,R1,R3：1.讀取R1數(shù)據(jù)：使能R1的讀使能信號，數(shù)據(jù)(R1)傳至數(shù)據(jù)總線。2.讀取R3數(shù)據(jù)：使能R3的讀使能信號，數(shù)據(jù)(R3)傳至數(shù)據(jù)總線。3.ALU運(yùn)算：數(shù)據(jù)總線上的(R1)和(