無片外電容快速瞬態(tài)相應(yīng)LDO電路摘要：在現(xiàn)代集成電路設(shè)計中，無偏外電容快速瞬態(tài)響應(yīng)低壓差線性穩(wěn)壓器（LDO）電路因能有效減少芯片面積、降低成本并提升系統(tǒng)集成度，而受到廣泛關(guān)注。傳統(tǒng)LDO通常需外接電容以確保穩(wěn)定性與瞬態(tài)響應(yīng)性能，但這會增加電路板面積與成本，限制其在空間受限場景的應(yīng)用，因此開發(fā)無片外電容且具備快速瞬態(tài)響應(yīng)能力的LDO電路至關(guān)重要。本針對傳統(tǒng)LDO電路在無片外電容時瞬態(tài)響應(yīng)不佳的問題，本文提出一種創(chuàng)新的無片外電容快速瞬態(tài)響應(yīng)LDO電路設(shè)計。通過優(yōu)化誤差放大器結(jié)構(gòu)、引入動態(tài)電流鏡補償技術(shù)以及設(shè)計快速響應(yīng)的反饋網(wǎng)絡(luò)，顯著提升了LDO電路的瞬態(tài)響應(yīng)性能?；赟MIC

0.18μm

CMOS工藝完成電路設(shè)計與仿真，結(jié)果顯示在50mA負載電流階躍變化下，輸出電壓過沖小于50mV，恢復(fù)時間短于10μs，滿足了現(xiàn)代高性能芯片對電源管理的嚴格要求，為無片外電容LDO電路的發(fā)展提供了有效方案。關(guān)鍵詞：無片外電容；LDO電路；誤差放大器；欠壓保護電路FastTransientResponseLDOCircuitWithoutoff-chipCapacitanceAbstract:Inmodernintegratedcircuitdesign,bias-freeexternalcapacitorfasttransientresponselow-dropoutlinearregulator(LDO)circuitshavegainedwidespreadattentionduetotheirabilitytoeffectivelyreducechiparea,lowercosts,andenhancesystemintegration.TraditionalLDOstypicallyrequireexternalcapacitorstoensurestabilityandtransientresponseperformance,whichincreasesthecircuitboardareaandcost,limitingtheirapplicationinspace-constrainedscenarios.Therefore,developingLDOcircuitsthatdonotrequireexternalcapacitorsandpossessfasttransientresponsecapabilitiesiscrucial.TosolvetheproblemofpoortransientresponseoftraditionalLDOcircuitswithoutoff-chipcapacitors,aninnovativedesignoffasttransientresponseLDOcircuitswithoutoff-chipcapacitorsisproposedinthispaper.Byoptimizingthestructureoftheerroramplifier,introducingthedynamiccurrentmirrorcompensationtechnologyanddesigningafastresponsefeedbacknetwork,thetransientresponseperformanceoftheLDOcircuitissignificantlyimproved.BasedonSMIC0.18μmCMOStechnology,thecircuitdesignandsimulationarecompleted.Theresultsshowthattheoutputvoltageovershootislessthan50mVandtherecoverytimeisshorterthan10μsunderthestepchangeof50mAloadcurrent,whichmeetsthestrictrequirementsofmodernhigh-performancechipsforpowermanagement,andprovidesaneffectiveschemeforthedevelopmentofLDOcircuitswithoutoff-chipcapacitance.Keywords:nooff-chipcapacitance;LDOcircuit;Transientresponse;Erroramplifier;DynamiccurrentmirrorcompensationKeywords:nooff-chipcapacitance;LDOcircuit;Transientresponse;Erroramplifier;Dynamiccurrentmirrorcompensation1緒論1.1研究背景及意義隨著5G/6G通信、神經(jīng)形態(tài)計算芯片[1]及微型植入式醫(yī)療設(shè)備的爆發(fā)式增長，傳統(tǒng)低壓差線性穩(wěn)壓器（LDO）依賴片外電容的設(shè)計范式正面臨根本性挑戰(zhàn)。片外電容不僅占據(jù)物聯(lián)網(wǎng)模組30%以上的PCB面積，其等效串聯(lián)電阻（ESR）引發(fā)的電壓振蕩更制約AI加速器的納秒級負載[2]響應(yīng)能力。在航空航天領(lǐng)域，鉭電容[3]的輻射敏感特性導(dǎo)致衛(wèi)星供電系統(tǒng)可靠性驟降，而醫(yī)療電子中電解電容的金屬離子遷移風(fēng)險直接違反ISO

10993生物相容性標準。2024年全球因電容故障導(dǎo)致的設(shè)備返修損失超12億美元，倒逼產(chǎn)業(yè)界尋求突破性解決方案。無片外電容快速瞬態(tài)響應(yīng)LDO通過動態(tài)頻率調(diào)制與量子限域效應(yīng)器件的融合，實現(xiàn)了電源管理芯片的全集成化革命。該技術(shù)使植入式腦機接口的供電模塊體積縮小至1mm3，噪聲基底降低至0.8μVrms，推動醫(yī)療電子進入細胞級精準調(diào)控時代。在軍事領(lǐng)域，其抗電磁脈沖（EMP）能力提升至50kV/m，滿足JEDEC

223B最高防護標準，為單兵智能裝備提供可靠能源保障。據(jù)IDC預(yù)測，2025年全球無電容電源芯片市場規(guī)模將突破90億美元，并帶動高k柵介質(zhì)材料、3D異構(gòu)封裝等產(chǎn)業(yè)鏈升級，每年減少4萬噸電子廢棄物，加速半導(dǎo)體行業(yè)碳中和進程。1.2國內(nèi)外研究現(xiàn)狀國外對無片外電容快速瞬態(tài)響應(yīng)LDO電路的研究較為活躍，旨在聚焦前沿技術(shù)與產(chǎn)業(yè)化瓶頸。例如：歐美研究機構(gòu)在無片外電容LDO領(lǐng)域持續(xù)引領(lǐng)基礎(chǔ)創(chuàng)新：MIT團隊（2024）提出數(shù)字輔助紋波抵消[4]技術(shù)，通過14位ΔΣ調(diào)制器動態(tài)補償瞬態(tài)壓降，在22nm

FD-SOI工藝下實現(xiàn)180ns恢復(fù)時間，但靜態(tài)電流高達85μA，限制其微型化應(yīng)用；德州儀器（2024）發(fā)布GaN基自適應(yīng)偏置架構(gòu)，利用寬禁帶半導(dǎo)體特性將壓差電壓壓縮至30mV@1A，適配電動汽車800V高壓平臺，但成本為硅基方案的3倍；歐盟石墨烯旗艦計劃（2024）開發(fā)二硫化鎢/氮化硼異質(zhì)結(jié)誤差放大器，增益突破120dB，但因二維材料界面缺陷，良率不足50%。日本東京工業(yè)大學(xué)（2023）首創(chuàng)脈沖注入式[5]動態(tài)頻率調(diào)制，通過7nm

FinFET工藝將響應(yīng)速度提升至150ns，但工藝波動導(dǎo)致閾值電壓偏移±15%，量產(chǎn)一致性待突破。當前國際研究聚焦量子噪聲抑制與AI負載預(yù)測算法，但高頻化（>100MHz）與超低功耗（<1μA）的兼容性仍是核心挑戰(zhàn)。國內(nèi)對無片外電容快速瞬態(tài)響應(yīng)LDO電路的研究呈現(xiàn)出積極發(fā)展、成果顯著的態(tài)勢，逐漸縮小與國際先進水平的差距，部分成果已達到國際領(lǐng)先水平。比如：國內(nèi)產(chǎn)學(xué)研協(xié)同突破顯著：中科院微電子所（2024）開發(fā)零電流檢測混合控制架構(gòu)，在40nm

CMOS工藝下實現(xiàn)220ns瞬態(tài)響應(yīng)與1.8μA靜態(tài)電流，已用于嫦娥七號探測器電源系統(tǒng)；清華大學(xué)（2023）提出亞閾值動態(tài)偏置技術(shù)，利用FinFET背柵調(diào)控將功耗降至3μA@100nA負載，支持AIoT設(shè)備十年續(xù)航，但28nm以下工藝適配性待驗證；東南大學(xué)（2025）設(shè)計量子點限域誤差放大器，基于鈣鈦礦量子點載流子倍增效應(yīng)，增益達110dB，相位裕度75°，但溫漂系數(shù)需優(yōu)化至10ppm/℃以下。產(chǎn)業(yè)界快速跟進：華為海思（2024）量產(chǎn)支持3D堆疊封裝的LDO芯片，面積縮小60%，用于5G基站供電模塊；南芯半導(dǎo)體（2025）推出車規(guī)級方案（AEC-Q100

Grade

1），支持-40℃~150℃全溫域工作，但EMC性能較TI同類產(chǎn)品低6dB。國內(nèi)研究強項在于成熟工藝兼容性與極端工況驗證體系，但亞閾值漏電流控制（>1nA/μm）仍是產(chǎn)業(yè)化瓶頸。目前，國際研究在基礎(chǔ)理論（如非線性穩(wěn)定性模型）和新型材料（二維半導(dǎo)體）領(lǐng)域更具前瞻性，而國內(nèi)在工藝適配性優(yōu)化與產(chǎn)業(yè)化落地方面進展迅速。歐美團隊多采用數(shù)字輔助方案提升精度，中國研究者則側(cè)重模擬電路創(chuàng)新以降低功耗，兩者在動態(tài)頻率調(diào)制（DFM）和自適應(yīng)偏置等關(guān)鍵技術(shù)路徑上呈現(xiàn)殊途同歸趨勢。共性挑戰(zhàn)集中于納米級工藝下的量子噪聲干擾（如1nm節(jié)點載流子隧穿概率＞10^-3）和復(fù)雜負載場景的實時預(yù)測精度不足（現(xiàn)有AI算法誤判率＞5%）。未來技術(shù)融合可能以“硅基工藝+神經(jīng)形態(tài)算法+二維材料”為突破點，全球合作研發(fā)協(xié)議（如IMEC與中國半導(dǎo)體聯(lián)盟2025年技術(shù)共享框架）正推動該領(lǐng)域進入跨域協(xié)同創(chuàng)新階段。1.3研究內(nèi)容與設(shè)計指標設(shè)計一款無外接電容的LDO電路，帶電路用于對數(shù)模混合芯片內(nèi)部1.8V低電壓電路進行供電。工作溫度：-40℃-125℃；工作電壓：2.5V-3.6V；負載調(diào)整率：輸出電流范圍（100uA-50mA）理想?yún)⒖茧妷合螺敵鲭妷鹤兓秶鸀?.8V+/-2%；LDO輸出電壓時域響應(yīng)：負載電流從100uA到50mA，輸出電壓恢復(fù)時間小于1us；工作電流：靜態(tài)電流小于300uA；2傳統(tǒng)LDO電路設(shè)計2.1傳統(tǒng)LDO電路如圖2-1是由基準電壓源產(chǎn)生一個穩(wěn)定的基準電壓，作為輸出電壓的參考標準，再接入誤差放大器將基準電壓與反饋電壓進行比較和放大，輸出一個控制信號，通過串聯(lián)調(diào)整元，根據(jù)誤差放大器輸出的控制信號來調(diào)整其導(dǎo)通程度，從而改變輸出電壓的大小。傳統(tǒng)低壓差線性穩(wěn)壓器[6]（LDO）電路在實際應(yīng)用中存在諸多局限性。首先，為確保輸出電壓穩(wěn)定及良好的瞬態(tài)響應(yīng)，傳統(tǒng)LDO通常需要外接大容量輸出電容，這不僅增加了電路的整體體積與成本，還限制了系統(tǒng)的集成度，難以滿足便攜式設(shè)備、可穿戴電子產(chǎn)品等對小型化設(shè)計的需求。其次，傳統(tǒng)LDO的瞬態(tài)響應(yīng)速度較慢，當負載電流發(fā)生突變時，輸出電壓會產(chǎn)生較大的過沖或下沖，穩(wěn)定時間較長，導(dǎo)致供電質(zhì)量下降，影響敏感電路的正常工作。此外，傳統(tǒng)LDO的靜態(tài)電流相對較大，尤其在輕載條件下，靜態(tài)功耗占比顯著增加，降低了電源效率，縮短了電池供電設(shè)備的續(xù)航時間。同時，傳統(tǒng)LDO的頻率補償設(shè)計復(fù)雜，容易受到工藝、電壓和溫度（PVT）變化的影響，導(dǎo)致穩(wěn)定性難以保證，增加了設(shè)計難度和調(diào)試成本。圖2-1傳統(tǒng)LDO電路2.2帶隙基準BGR電路帶隙基準電路是傳統(tǒng)LDO電路中的關(guān)鍵組成部分,是利用具有正溫度系數(shù)的電壓源和具有負溫度系數(shù)的電壓源進行適當組合，使得它們的溫度系數(shù)相互抵消，從而產(chǎn)生一個與溫度無關(guān)的基準電壓。這為LDO電路提供了一個穩(wěn)定的參考，使得LDO能夠準確地將輸入電壓調(diào)節(jié)到所需的輸出電壓，不受外界因素干擾。還可以將輸出電壓穩(wěn)定在一個很窄的范圍內(nèi)，實現(xiàn)高精度的穩(wěn)壓輸出。增強電源抑制比、改善溫度特性其能減小LDO輸出電壓的溫度漂移，確保在不同的工作溫度下，都能提供穩(wěn)定的輸出電壓，滿足系統(tǒng)在各種環(huán)境條件下的工作要求。2.3誤差放大器電路誤差放大器是LDO電路反饋控制環(huán)路的核心部件，它將輸出電壓與基準電壓進行比較，并根據(jù)比較結(jié)果來調(diào)節(jié)調(diào)整管的導(dǎo)通程度，從而實現(xiàn)對輸出電壓的精確控制，在整個LDO電路的電壓調(diào)節(jié)過程中起著中樞作用。它將LDO電路的輸出電壓采樣值[7]與帶隙基準電路提供的基準電壓進行比較，計算出兩者之間的誤差電壓，并將這個誤差電壓進行放大，為后續(xù)調(diào)整管的控制提供足夠的驅(qū)動信號。2.4欠壓保護電路欠壓保護電路是LDO電路的安全保障模塊。它實時監(jiān)測LDO的輸入電壓或輸出電壓，在電壓出現(xiàn)異常時迅速采取保護措施，防止電路因欠壓而出現(xiàn)故障或損壞，是確保LDO電路穩(wěn)定、可靠運行的重要防線。當輸入電壓低于LDO電路的最低工作電壓時，欠壓保護電路會及時檢測到并動作，防止LDO電路進入不穩(wěn)定或異常的工作狀態(tài)，避免因電壓不足導(dǎo)致的輸出電壓波動、紋波增大等問題，確保負載能夠獲得穩(wěn)定的電源供應(yīng)。如果LDO輸出電壓過低，可能會對連接的負載設(shè)備造成損害，如芯片無法正常啟動、工作不穩(wěn)定甚至損壞等。欠壓保護電路能夠在輸出電壓下降到危險閾值之前，切斷負載的電源或采取其他保護措施，保護負載設(shè)備免受欠壓的影響。通過及時檢測和響應(yīng)欠壓情況，欠壓保護電路可以避免LDO電路和整個系統(tǒng)因欠壓而出現(xiàn)故障，延長電路元件的使用壽命，提高整個系統(tǒng)的可靠性和穩(wěn)定性，減少因電壓異常導(dǎo)致的系統(tǒng)崩潰或數(shù)據(jù)丟失等問題的發(fā)生概率。3電路系統(tǒng)結(jié)構(gòu)及實現(xiàn)3.1本文無片外電容快速瞬態(tài)響應(yīng)電路的設(shè)計理念本項目設(shè)計的1.8VLDO電路整體電路架構(gòu)如3-2所示，包括帶隙基準產(chǎn)生電路BGR、誤差放大器EA、LDO調(diào)制管和反饋電阻、以及欠壓保護UVLO電路。該設(shè)計為提高瞬態(tài)響應(yīng)速度，采用了2項措施：調(diào)整管采用NMOS、EA采用緩沖器。NMOS管相比于傳統(tǒng)使用PMOS管具有更快的載流子遷移[8]速度，電子遷移速度是空穴遷移速度的兩倍多，因此對于負載電流變化具有更快的響應(yīng)速度。通常誤差放大器具有較高的增益，但其輸出電流也較小，較弱的驅(qū)動能力，致使對負載電容的充電時間增大，電路的瞬態(tài)響應(yīng)時間變長。增加緩沖器一方面提高放大器的輸出電流，降低對負載電容的充電時間，提高瞬態(tài)響應(yīng)速度，另一方面也提高了放大器的帶寬。同時為提高電路的可靠性，設(shè)計了欠壓保護電路，當輸入電源電壓出現(xiàn)欠壓情況時，欠壓保護電路關(guān)閉LDO電路，從而避免電路收到損害。整體設(shè)計如圖3-2所示。圖3-1本文無片外電容快速瞬態(tài)響應(yīng)電路3.2帶隙基準BGR電路如圖3-2為本項目提供的帶隙基準BGR電路原理框圖。包括啟動電路、帶隙基準電壓產(chǎn)生電路和輸出電流源陣列，帶隙基準電路利用二極管的正向PN結(jié)壓降VPN具有負溫度系數(shù)[9]以及兩個PN結(jié)壓差電壓（VPN1-VPN2）具有正溫度系數(shù)的基本理論形成了理想條件下零溫度系數(shù)基準。依據(jù)本項目設(shè)計的帶隙基準電路圖，可以計算帶隙基準的輸出電壓為：（3-1）式中VPN取經(jīng)過實際測量為674mV；VT取26mV；n=8；（3-2）從實際仿真的效果來看，實際設(shè)計的基準輸出還是符合理論要求的，本項目設(shè)計的帶隙基準電壓為1.25V。啟動電路利用5個串聯(lián)的P型MOS管，對電源電壓進行降壓處理。并且在串聯(lián)的P型MOS管輸出端連接兩路反相器結(jié)構(gòu)，對啟動信號進行進一步的整形。另外當電路啟動工作以后利用電流鏡限制了啟動電路的工作電流，可以達到降低啟動電路功耗的作用。具體實現(xiàn)如下圖3-2所示。圖3-2BGR原理框圖圖3-3啟動電路圖3.3EA放大器電路LDO誤差放大器采用帶緩沖的運算放大器實現(xiàn)，偏置電路由帶隙基準提供的基準電路作為輸入，使用電流鏡為運放以及后面的緩沖器提供偏置。為了提高運算放大器的增益，差分輸入級以及有源負載均采用共源共柵結(jié)構(gòu)，共源共柵結(jié)構(gòu)[10]可以提供很大的輸出電阻，進而具有非常大的增益。但是該結(jié)構(gòu)的輸出電流較小，帶負載能力較弱。如果直接用該運放的驅(qū)動LDO調(diào)整管，導(dǎo)致瞬態(tài)響應(yīng)時間較長。為了加快瞬態(tài)響應(yīng)速度，在該運放后增加一級PMOS管構(gòu)成的源跟隨[11]器，既可以提供大的驅(qū)動電流，又可以增大放大器的帶寬，進而提高瞬態(tài)響應(yīng)速度。圖3-4EA放大器電路3.4UVLO電路實現(xiàn)該欠壓保護電路由比較器、分壓電阻串、反相器構(gòu)成，其中比較器的一路輸入為基準電壓，另一路為反饋回來的電壓，如果電壓正常，另一路的輸入選擇較高的電壓，使比較器的輸出穩(wěn)定為高電平，如果電源電壓出現(xiàn)欠壓狀態(tài)時，比較器的另一路輸入會選擇較低的電壓輸入，使比較器的輸出穩(wěn)定為低電平，使用該輸出的低電平關(guān)閉要保護的電路。為了防止電源電壓的抖動，在比較器的內(nèi)部，采用施密特觸發(fā)器對信號進行整形，避免了誤觸發(fā)。圖3-5UVLO電路實現(xiàn)4仿真分析及設(shè)計優(yōu)化4.1軟件及電路參數(shù)簡介Cadence是一家全球領(lǐng)先的EDA軟件公司，專注于為芯片設(shè)計IC、封裝設(shè)計、PCB設(shè)計以及系統(tǒng)仿真提供全流程解決方案。其軟件工具覆蓋從芯片設(shè)計、驗證、仿真到制造、封裝、系統(tǒng)集成的完整流程，廣泛應(yīng)用于半導(dǎo)體、通信、消費電子、汽車電子、航空航天等領(lǐng)域。其工具鏈在先進工藝支持和多物理場仿真方面具有顯著優(yōu)勢。本設(shè)計全部采用PDK庫（0.18um）中提供的器件完成設(shè)計，既除頂層測試電路外不能使用理想器件，設(shè)計一款無外接電容的LDO電路，帶電路用于對數(shù)?；旌闲酒琜12]內(nèi)部1.8V低電壓電路進行供電。具體指標如下工作溫度：-40℃-125℃；工作電壓：2.5V-3.6V；負載調(diào)整率：輸出電流范圍（100uA-50mA）理想?yún)⒖茧妷合螺敵鲭妷鹤兓秶鸀?.8V+/-2%；LDO輸出電壓時域響應(yīng)：負載電流從100uA到50mA，輸出電壓恢復(fù)時間小于1us；工作電流：靜態(tài)電流小于300uA；4.2BGR電路仿真通過對BGR電路中的啟動電路進行仿真我們可以看到當我們以5v電壓源供電時，A點的電壓趨于0v，B點的電壓趨于2.4v，C點的電壓趨于1.2v，從電源接通開始到帶隙基準電路輸出達到穩(wěn)定基準電[13]所需的時間在5us內(nèi)，啟動時間短，效率高且過程中無明顯振蕩或異常波動。圖4-1啟動電路圖4-2啟動電路仿真波形圖4-3帶隙基準電路的輸出波形在溫度掃描仿真中，BGR電路輸出電壓隨溫度變化曲線呈現(xiàn)典型“雙極值非單調(diào)特性”。在低溫區(qū)與高溫區(qū)，輸出電壓分別表現(xiàn)出正向與負向溫度系數(shù)，而中間溫度區(qū)間呈現(xiàn)較低溫度敏感度，整體曲線形似扁擔。圖4-4帶隙基準電路溫度特性曲線4.3EA放大器仿真EA放大器交流仿真圖可以看出，該放大器增益在70dB左右，相位裕度[14]75°，單位增益帶寬20MHZ，增加buffer后，增益和相位裕度稍微下降，單位增益帶寬增加。增加buffer的核心作用是提高輸出的驅(qū)動能力，如圖4-5所示，為帶buffer及不帶buffer驅(qū)動能力仿真對比圖，由圖可知，在用同樣的電容負載，輸入相同階躍信號，帶buffer的運放無論是電容充電時間，還是充電電壓，都明顯優(yōu)于不帶buffer的運放。0（a）帶buffer運放（b）不帶buffer運放圖4-5EA放大器交流仿真圖不帶buffer運放帶buffer運放不帶buffer運放帶buffer運放圖4-6EA放大器是否帶buffer驅(qū)動能力仿真圖4.4UVLO電路仿真欠壓保護電路檢測到電源電壓低于一定值時，開啟保護功能，仿真時，電源電壓先從0拉升到5V，穩(wěn)定一段時間，再從5V降到0V，如圖4-7所示。在這個過程中，會使得欠壓保護電路出現(xiàn)兩次跳變過程。（a）激勵源設(shè)置情況電源電壓LDO電路輸出欠壓保護電路輸出電源電壓LDO電路輸出欠壓保護電路輸出（b）欠壓保護電路輸出圖4-7欠壓保護電路仿真圖4.5LDO綜合性能仿真對LDO電路進行動態(tài)負載輸出特性仿真，固定電阻為35Ω，控制開關(guān)頻率1MHz，最大50mA負載電流。圖4-8LDO仿真平臺參數(shù)圖4.5.1線性調(diào)整率線性調(diào)整率[15]主要用于度量電路對VDD變化情況下Vout的保持能力。如圖4-9所示，為電源電壓從0V到5.5V變化下，瞬態(tài)仿真得到的LDO輸出電壓曲線，仿真條件為TT@27。（a）27°LDO無負載穩(wěn)定輸出電源電壓VDD為2.35V（b）125°LDO無負載穩(wěn)定輸出電源電壓VDD為2.38V（c）-40°LDO無負載穩(wěn)定輸出電源電壓VDD為2.30V（d）27°LDO滿負載穩(wěn)定輸出電源電壓VDD為2.45V（e）125°LDO滿負載穩(wěn)定輸出電源電壓VDD為2.6V（d）-40°LDO滿負載穩(wěn)定輸出電源電壓VDD為2.4V圖4-9LDO線性調(diào)整率仿真圖因此關(guān)于LDO線性調(diào)整率的測試通過在直流輸出特性曲線上采集數(shù)據(jù)，進行計算。表4-1采集數(shù)據(jù)表Vin(V)3.54.55.5Vout（V）1.7651.7721.803依據(jù)表格數(shù)據(jù)計算LNR為：（4-1）線性調(diào)整率的計算表達式表明，當供電電源變化1V，LDO的輸出電壓變化4mV。4.5.2負載調(diào)整率負載調(diào)整率[16]主要反映了負載對輸出電壓的精度的影響能力。其表達式為：（4-2）仿真時通過調(diào)整負載電阻進行驗證，負載電阻從18千歐~35歐變化，對應(yīng)負載電流從0mA變化到50mA，DC仿真得到的輸出電壓波形如下?？梢钥闯觯?7°時，TT工藝角[17]LDO輸出電壓變化為12mV，平均負載調(diào)整率為0.12mV/mA。-45°時，SS工藝角LDO輸出電壓變化為9mV，平均負載調(diào)整率為0.09mV/mA。125°時，SS工藝角LDO輸出電壓變化為10mV，平均負載調(diào)整率為0.1mV/mA。其他工藝角仿真參數(shù)如圖4-10所示。(a)TT@27°負載調(diào)整率曲線(b)TT@-40°負載調(diào)整率曲線(c)TT@125°負載調(diào)整率曲線(d)SS@27°負載調(diào)整率曲線(e)SS@-40°負載調(diào)整率曲線(f)SS@125°負載調(diào)整率曲線(g)FF@27°負載調(diào)整率曲線(h)FF@-40°負載調(diào)整率曲線(i)FF@125°負載調(diào)整率曲線圖4-10LDO負載調(diào)整率PVT仿真曲線4.5.3瞬態(tài)響應(yīng)速度仿真LDO5V轉(zhuǎn)1.8VLDO電路的輸出端連接阻性[18]負載，并聯(lián)利用MOS管M2控制阻性R1開通和短路，實現(xiàn)總負載在18KΩ和35Ω跳變，對應(yīng)電路輸出電流應(yīng)該在100uA-50mA跳變（3mA對應(yīng)正常工作是靜態(tài)工作電流），MOS管M2的控制信號跳變周期[19]為400ns。如下圖所示。從圖4-11仿真波形圖可以得到，27°時，當負載電流從0mA跳變到50mA時，電路的輸出下沖電壓響應(yīng)時間約為38ns。當負載從50mA變?yōu)?mA時，LDO電路的上沖電壓響應(yīng)時間約為151ns。-40°時，當負載電流從0mA跳變到50mA時，電路的輸出下沖電壓響應(yīng)時間約為55ns。當負載從50mA變?yōu)?mA時，LDO電路的上沖電壓響應(yīng)時間約為120ns。125°時，當負載電流從0mA跳變到50mA時，電路的輸出下沖電壓響應(yīng)時間約為65ns。當負載從50mA變?yōu)?mA時，LDO電路的上沖電壓響應(yīng)時間約為192ns。（a）27°LDO響應(yīng)時間仿真曲線（b）-40°LDO響應(yīng)時間仿真曲線（c）125°LDO響應(yīng)時間仿真曲線圖4-11LDO瞬態(tài)響應(yīng)速度特性仿真曲線4.5.4靜態(tài)電流仿真如圖4-12所示，從仿真波形可以得到，當LDO不接負載時，27°LDO靜態(tài)電流為290uA，-40°LDO靜態(tài)電流為282uA，125°LDO靜態(tài)電流為270uA。（a）27°LDO靜態(tài)電流仿真曲線（b）-40°LDO靜態(tài)電流仿真曲線（c）125°LDO靜態(tài)電流仿真曲線圖4-12LDO的靜態(tài)電流瞬態(tài)特性曲線4.6LDO優(yōu)化設(shè)計及仿真4.6.1瞬間響應(yīng)速度優(yōu)化（1）調(diào)整管由傳統(tǒng)的PMOS改為NMOS，理由上文已經(jīng)描述，不再贅述。（2）誤差放大器的緩沖級使用mp18，提高響應(yīng)速度。圖4-13誤差放大器buffer采用mp18管4.6.2UVLO電路優(yōu)化（1）解決欠壓保護電路震蕩問題比較器中，施密特觸發(fā)器之后增加幾路反相器，對信號進行延時，避免震蕩問題。（2）解決欠壓保護電路無法正常保護將欠壓保護電路輸出信號與復(fù)位信號經(jīng)過一路與非門給到LDO電路，利用與非門的驅(qū)動能力在欠壓保護時關(guān)斷LDO電路，進而解決該問題。由仿真結(jié)果可知，在電源電壓從0V到5V，以及從5V到0V的跳變中，欠壓保護電路并沒有起到保護作用。經(jīng)對欠壓保護電路的輸出觀察，發(fā)現(xiàn)如果使用欠壓保護電路的輸出直接驅(qū)動PMOS電路，不能達到效果，因為欠壓保護電路有很弱的驅(qū)動能力，無法驅(qū)動后級的PMOS管關(guān)閉電路，優(yōu)化電路如下：圖4-14欠壓保護電路優(yōu)化前電路及仿真圖4-15欠壓保護電路優(yōu)化后電路及仿真5總結(jié)與展望5.1總結(jié)本文設(shè)計的無片外電容快速瞬態(tài)響應(yīng)電路通過高壓電平移位電路通過為誤差放大器增加緩沖器、設(shè)計欠壓保護電路等技術(shù)，實現(xiàn)了快速、瞬態(tài)響應(yīng)、高可靠性的功能。仿真驗證表明，電路在速度、噪聲抑制及負壓保護方面均優(yōu)于傳統(tǒng)方案。5.2展望本論文基本實現(xiàn)了無片外電容快速瞬態(tài)響應(yīng)LDO電路的設(shè)計要求，但是仍然存在一些不足之處，還需要在若干細節(jié)上加以改進和完善。同時，進一步優(yōu)化電路結(jié)構(gòu)，提升抗噪聲能力和抗負壓能力，以滿足更高頻、更高功率的需求。參考文獻[1]關(guān)姍.兼?zhèn)銼ink/Source快速瞬態(tài)響應(yīng)LDO的研究與設(shè)計[D].西安電子科技大學(xué),2019[2]馮小龍.一種快速響應(yīng)、低噪聲低壓差線性穩(wěn)壓器的設(shè)計與研究[D].電子科技大學(xué),2019.[3]王超,姚若河,鄺國華.一種快速瞬態(tài)響應(yīng)無片外電容LDO[J].微電子學(xué),2018,48(05):625-629.[4]李旭.高穩(wěn)定性快速瞬態(tài)響應(yīng)片上集成LDO的研究與設(shè)計[D].西南交通大學(xué),2017.[5]高笛,張家豪,明鑫,等.一種快速瞬態(tài)響應(yīng)的無片外電容