2025年fpga模擬題庫(kù)(帶答案)一、單項(xiàng)選擇題（每題2分，共30分）1.FPGA內(nèi)部實(shí)現(xiàn)組合邏輯的核心單元是（）A.觸發(fā)器（FF）B.查找表（LUT）C.塊RAM（BRAM）D.數(shù)字信號(hào)處理單元（DSP）2.以下哪項(xiàng)不是FPGA開發(fā)流程中的必要步驟？（）A.綜合（Synthesis）B.布局布線（Place&Route）C.邏輯仿真（Simulation）D.芯片流片（Tape-out）3.Verilog中，`reg[7:0]data`聲明的變量類型是（）A.線網(wǎng)型（Wire）B.寄存器型（Register）C.內(nèi)存型（Memory）D.整數(shù)型（Integer）4.時(shí)序分析中，“建立時(shí)間（SetupTime）”指的是（）A.時(shí)鐘邊沿到來(lái)前，數(shù)據(jù)必須保持穩(wěn)定的最小時(shí)間B.時(shí)鐘邊沿到來(lái)后，數(shù)據(jù)必須保持穩(wěn)定的最小時(shí)間C.兩個(gè)相鄰時(shí)鐘邊沿之間的最小時(shí)間間隔D.信號(hào)從輸入到輸出的最大延遲時(shí)間5.FPGA中實(shí)現(xiàn)異步FIFO時(shí)，為避免亞穩(wěn)態(tài)，通常采用（）A.格雷碼編碼地址B.二進(jìn)制編碼地址C.同步復(fù)位信號(hào)D.雙時(shí)鐘域直接連接6.以下哪種IP核類型在FPGA中以固定物理電路形式存在？（）A.軟核（SoftIP）B.固核（FirmIP）C.硬核（HardIP）D.混合核（MixedIP）7.低功耗FPGA設(shè)計(jì)中，“門控時(shí)鐘（ClockGating）”的主要作用是（）A.減少時(shí)鐘網(wǎng)絡(luò)的傳輸延遲B.降低未使用模塊的動(dòng)態(tài)功耗C.提高時(shí)鐘信號(hào)的抗干擾能力D.簡(jiǎn)化時(shí)鐘樹的布局布線8.以下哪項(xiàng)不是VHDL與Verilog的主要區(qū)別？（）A.語(yǔ)法嚴(yán)格性（VHDL類型檢查更嚴(yán)格）B.應(yīng)用場(chǎng)景（Verilog更適合RTL級(jí)設(shè)計(jì)）C.注釋符號(hào)（VHDL用`--`，Verilog用`//`）D.支持的硬件描述層次（VHDL不支持行為級(jí)描述）9.FPGA配置文件（Bitstream）的主要作用是（）A.存儲(chǔ)用戶設(shè)計(jì)的邏輯功能和互連信息B.提供芯片內(nèi)部的默認(rèn)參數(shù)配置C.實(shí)現(xiàn)與外部微處理器的通信協(xié)議D.優(yōu)化芯片的熱管理策略10.高速串行接口（如PCIe）設(shè)計(jì)中，F(xiàn)PGA內(nèi)部通常需要集成（）A.鎖相環(huán)（PLL）B.串行器/解串器（SerDes）C.直接內(nèi)存訪問(wèn)（DMA）控制器D.通用輸入輸出（GPIO）模塊11.以下哪種方法無(wú)法改善FPGA的時(shí)序收斂？（）A.增加邏輯級(jí)數(shù)（LogicDepth）B.使用寄存器切割（RegisterRetiming）C.優(yōu)化時(shí)鐘網(wǎng)絡(luò)的偏移（ClockSkew）D.約束關(guān)鍵路徑的最大延遲12.FPGA中BRAM的典型應(yīng)用場(chǎng)景是（）A.實(shí)現(xiàn)高速加法器B.存儲(chǔ)大量臨時(shí)數(shù)據(jù)C.生成高精度時(shí)鐘D.處理高速串行信號(hào)13.異步復(fù)位（AsynchronousReset）的主要缺點(diǎn)是（）A.需要額外的時(shí)鐘資源B.可能導(dǎo)致亞穩(wěn)態(tài)（Metastability）C.無(wú)法通過(guò)時(shí)序約束驗(yàn)證D.復(fù)位釋放時(shí)與時(shí)鐘不同步14.在FPGA開發(fā)中，“綜合（Synthesis）”階段的輸出是（）A.門級(jí)網(wǎng)表（Gate-LevelNetlist）B.布局布線后的物理設(shè)計(jì)文件C.功能仿真的測(cè)試平臺(tái)D.可配置的位流文件（Bitstream）15.以下哪項(xiàng)是FPGA相比ASIC的主要優(yōu)勢(shì)？（）A.單位成本更低（大批量生產(chǎn)時(shí)）B.開發(fā)周期更短（小批量驗(yàn)證時(shí)）C.靜態(tài)功耗更低D.邏輯密度更高二、填空題（每空2分，共20分）1.FPGA的基本邏輯單元（CLB）通常由________、________和局部互連資源組成。2.Verilog中，`always@(posedgeclkornegedgerst_n)`表示的是________（同步/異步）復(fù)位的觸發(fā)條件。3.時(shí)序約束文件的常用格式是________（縮寫），其核心參數(shù)包括時(shí)鐘頻率、輸入延遲和輸出延遲。4.異步FIFO設(shè)計(jì)中，判斷“滿”標(biāo)志的依據(jù)是________（寫地址與讀地址的格雷碼差）。5.FPGA低功耗設(shè)計(jì)的常用方法包括________（如關(guān)閉空閑模塊的時(shí)鐘）、動(dòng)態(tài)電壓調(diào)整（DVFS）和邏輯優(yōu)化。6.PCIe接口的物理層（PHY）在FPGA中通常由________（硬核/軟核）實(shí)現(xiàn)，以支持高速串行通信。7.FPGA配置完成后，邏輯功能由________（查找表的配置位/固定邏輯門）決定，因此具有可編程特性。8.數(shù)字信號(hào)處理（DSP）單元在FPGA中主要用于實(shí)現(xiàn)________、乘法累加（MAC）等運(yùn)算密集型操作。9.時(shí)鐘樹綜合（CTS）的目標(biāo)是最小化時(shí)鐘信號(hào)的________（偏差/延遲），確保各寄存器時(shí)鐘邊沿同步。10.基于FPGA的片上系統(tǒng)（SoC）設(shè)計(jì)中，通常通過(guò)________（AXI/AHB）總線實(shí)現(xiàn)處理器與外設(shè)的互連。三、簡(jiǎn)答題（每題8分，共40分）1.簡(jiǎn)述FPGA開發(fā)流程中“功能仿真”與“時(shí)序仿真”的區(qū)別。2.解釋“時(shí)序收斂（TimingClosure）”的含義，并列舉3種常見的優(yōu)化方法。3.比較同步復(fù)位（SynchronousReset）與異步復(fù)位（AsynchronousReset）的優(yōu)缺點(diǎn)。4.說(shuō)明在FPGA中實(shí)現(xiàn)“雙端口RAM（Dual-PortRAM）”時(shí)需要注意的關(guān)鍵問(wèn)題（至少3點(diǎn)）。5.列舉5種FPGA的典型應(yīng)用場(chǎng)景，并說(shuō)明其選擇FPGA的核心原因。四、綜合題（每題15分，共30分）1.設(shè)計(jì)一個(gè)基于FPGA的UART發(fā)送模塊（波特率9600，8位數(shù)據(jù)位，1位停止位，無(wú)校驗(yàn)位），要求：（1）畫出模塊的頂層信號(hào)圖（標(biāo)注輸入輸出信號(hào)名稱及功能）；（2）描述波特率發(fā)生器的實(shí)現(xiàn)方法（系統(tǒng)時(shí)鐘為50MHz）；（3）說(shuō)明發(fā)送狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移邏輯。2.某項(xiàng)目需要用FPGA實(shí)現(xiàn)一個(gè)16階低通FIR濾波器（采樣率100kHz，系數(shù)為h[0]~h[15]），要求：（1）簡(jiǎn)述FIR濾波器的基本結(jié)構(gòu)（直接型、級(jí)聯(lián)型或并行型）及選擇依據(jù)；（2）說(shuō)明如何將系數(shù)加載到FPGA中（硬件實(shí)現(xiàn)方式）；（3）設(shè)計(jì)RTL代碼的頂層模塊（包括輸入輸出端口定義、關(guān)鍵子模塊調(diào)用）。答案一、單項(xiàng)選擇題1.B2.D3.B4.A5.A6.C7.B8.D9.A10.B11.A12.B13.D14.A15.B二、填空題1.查找表（LUT）、觸發(fā)器（FF）2.異步3.SDC（SynopsysDesignConstraints）4.寫地址追上讀地址（考慮格雷碼跨時(shí)鐘域同步后的差值）5.門控時(shí)鐘（ClockGating）6.硬核7.查找表的配置位8.乘法器（Multiplier）9.偏差（Skew）10.AXI（AdvancedeXtensibleInterface）三、簡(jiǎn)答題1.功能仿真與時(shí)序仿真的區(qū)別：功能仿真（前仿真）僅驗(yàn)證設(shè)計(jì)的邏輯功能是否正確，不考慮實(shí)際電路的延遲（如門延遲、互連線延遲）；時(shí)序仿真（后仿真）基于布局布線后的實(shí)際延遲數(shù)據(jù)（如SDF文件），驗(yàn)證設(shè)計(jì)在實(shí)際時(shí)序條件下的正確性，包括建立時(shí)間、保持時(shí)間是否滿足。2.時(shí)序收斂的含義與優(yōu)化方法：時(shí)序收斂指設(shè)計(jì)中所有關(guān)鍵路徑的時(shí)序約束（如時(shí)鐘周期、輸入輸出延遲）均被滿足。優(yōu)化方法包括：（1）通過(guò)寄存器切割（Retiming）減少關(guān)鍵路徑的邏輯級(jí)數(shù)；（2）使用更高速的邏輯資源（如LUT+FF組合替代多級(jí)邏輯）；（3）調(diào)整時(shí)鐘約束（如降低非關(guān)鍵路徑的時(shí)鐘頻率）；（4）優(yōu)化時(shí)鐘樹結(jié)構(gòu)以減少時(shí)鐘偏差（Skew）；（5）使用綜合工具的時(shí)序優(yōu)化選項(xiàng)（如Vivado的`-timing`策略）。3.同步復(fù)位與異步復(fù)位的優(yōu)缺點(diǎn)：同步復(fù)位：復(fù)位信號(hào)僅在時(shí)鐘邊沿觸發(fā)時(shí)生效，依賴時(shí)鐘信號(hào)，有利于時(shí)序分析（避免亞穩(wěn)態(tài)），但在時(shí)鐘停擺時(shí)無(wú)法復(fù)位；異步復(fù)位：復(fù)位信號(hào)立即生效（與時(shí)鐘無(wú)關(guān)），響應(yīng)速度快，但復(fù)位釋放時(shí)若與時(shí)鐘不同步可能導(dǎo)致亞穩(wěn)態(tài)，且難以通過(guò)時(shí)序約束驗(yàn)證。4.雙端口RAM設(shè)計(jì)的關(guān)鍵問(wèn)題：（1）地址沖突處理：當(dāng)兩個(gè)端口同時(shí)訪問(wèn)同一地址時(shí)，需定義優(yōu)先級(jí)（如寫優(yōu)先或讀優(yōu)先）；（2）時(shí)鐘域隔離：若為異步雙端口RAM，需處理跨時(shí)鐘域的地址和數(shù)據(jù)同步（如使用格雷碼或同步器）；（3）數(shù)據(jù)一致性：確保寫操作完成后讀操作能正確獲取新數(shù)據(jù)（避免讀未寫）；（4）資源占用：雙端口RAM會(huì)消耗更多BRAM資源，需評(píng)估是否可改用單端口RAM+寄存器緩存替代。5.FPGA典型應(yīng)用場(chǎng)景及核心原因：（1）通信協(xié)議處理（如5G基站）：FPGA支持靈活的協(xié)議適配（如PCIe、以太網(wǎng)）和高速接口（SerDes）；（2）數(shù)字信號(hào)處理（如雷達(dá)信號(hào)處理）：并行計(jì)算能力（多DSP單元）適合FFT、FIR等算法；（3）硬件加速（如AI推理）：可定制流水線結(jié)構(gòu)，提升特定任務(wù)的計(jì)算效率；（4）工業(yè)控制（如PLC）：低延遲、高可靠性滿足實(shí)時(shí)控制需求；（5）原型驗(yàn)證（ASIC/SoC前期開發(fā)）：縮短驗(yàn)證周期，支持快速迭代。四、綜合題1.UART發(fā)送模塊設(shè)計(jì)（1）頂層信號(hào)圖：-輸入：clk（50MHz系統(tǒng)時(shí)鐘）、rst_n（低有效復(fù)位）、tx_en（發(fā)送使能）、tx_data[7:0]（待發(fā)送數(shù)據(jù)）；-輸出：tx（串行數(shù)據(jù)輸出）、tx_done（發(fā)送完成標(biāo)志）。（2）波特率發(fā)生器實(shí)現(xiàn)：波特率9600對(duì)應(yīng)的周期為1/9600≈104.166μs，系統(tǒng)時(shí)鐘周期為20ns（50MHz），因此需要的計(jì)數(shù)器值為104.166μs/20ns≈5208。設(shè)計(jì)一個(gè)13位計(jì)數(shù)器（0~5207），計(jì)數(shù)到5207時(shí)歸零并生成一個(gè)波特率時(shí)鐘脈沖（baud_pulse）。（3）發(fā)送狀態(tài)機(jī)邏輯：狀態(tài)定義：IDLE（空閑）、START（發(fā)送起始位）、DATA（發(fā)送8位數(shù)據(jù)）、STOP（發(fā)送停止位）、DONE（完成）。-IDLE：等待tx_en=1，進(jìn)入START狀態(tài)，tx輸出0（起始位）；-START：等待1個(gè)波特周期，進(jìn)入DATA狀態(tài)，數(shù)據(jù)位指針（bit_cnt）初始化為0；-DATA：每個(gè)波特周期發(fā)送tx_data[bit_cnt]，bit_cnt遞增，直到bit_cnt=7，進(jìn)入STOP狀態(tài)；-STOP：發(fā)送1位高電平（停止位），等待1個(gè)波特周期，進(jìn)入DONE狀態(tài)；-DONE：置位tx_done，等待tx_en=0后返回IDLE。2.16階FIR濾波器設(shè)計(jì)（1）結(jié)構(gòu)選擇：直接型（橫截型），因系數(shù)固定且階數(shù)較低（16階），直接型結(jié)構(gòu)簡(jiǎn)單（乘法累加鏈），資源占用少（僅需1個(gè)乘法器+累加器），適合FPGA實(shí)現(xiàn)。（2）系數(shù)加載方式：將系數(shù)h[0]~h[15]存儲(chǔ)在BRAM或寄存器組中，通過(guò)初始化文件（如COE文件）在綜合時(shí)加載到FPGA；或通過(guò)外部接口（如SPI）動(dòng)態(tài)加載（需設(shè)計(jì)系數(shù)配置模塊）。（3）RTL頂層模塊：```verilogmodulefir_filter(inputclk,//系統(tǒng)時(shí)鐘（100kHz16=1.6MHz，滿足采樣率）inputrst_n,//復(fù)位信號(hào)input[15:0]din,//16位輸入采樣數(shù)據(jù)outputreg[31:0]dout//32位輸出結(jié)果（累加和）);//定義16階系數(shù)（示例值）reg[15:0]coeff[0:15]='{16'h0001,16'h0002,...,16'h0010};//實(shí)際系數(shù)需根據(jù)指標(biāo)計(jì)算//數(shù)據(jù)移位寄存器（延遲線）reg[15:0]delay_line[0:15];integeri;//乘法累加器reg[31:0]acc;always@(posedgeclkornegedgerst_n)beginif(!rst_n)beginfor(i=0;i<16;i=i+1)delay_line[i]<=16'd0;acc<=32'd0;dout<=32'd0;endelsebegin//移位寄存器更新delay_line[0]<=din;for(i=1;i<16;