FPGA驗證技術在航空電子領域的應用

技術產(chǎn)生背景

隨著航空電子系統(tǒng)復雜性的增加，以及增加使用現(xiàn)場可編程門陣列（FPGA）的

硬件驗證是航空航天領域內的一個主要問題。事實上，除了承認使用常用的電

子設計自動化（EDA）工具-設計輸入，綜合，布局布線，靜態(tài)時序分析-美國

聯(lián)邦航空管理局（FAA）的官員在欣賞EDA工具如何能夠提高驗證，可追溯性和

項目管理。值得慶幸的是，在更廣泛的半導體行業(yè)正在使用的工程師航空電子

設備應用程序可以在一定的方法繪制基于FPGA的設計工作，以驗證應用專用集

成電路（ASTC）設計。

盡管它們具有不同的商業(yè)模式，其體積是一個關鍵的區(qū)別中，航空電子設條公

司的FPGA和一個半導體公司設計的AS1C可以使用許多相同的硬件驗證技術設

計-其條件是在航空電子公司還必須通過嚴格的認證流程，通過正式RTCA/

D0-254（“設計保證指南機載電子硬件"）o

該D0-254標準規(guī)定的硬件設計和硬件驗證應該是獨立的。在設計的生命周期而

言，這意味著設計工作，以滿足規(guī)定的要求和驗證工程師尋求證明該設計符合

要求（即基于需求的驗證或RBV）。

現(xiàn)代的，尤其是自動化，可使用驗證技術的航空電子設備的設計的驗證，但可

能不適合用于認證目的。例如，基于事務的驗證（TBV）,其廣泛用于更廣泛的

半導體工業(yè)中，以高級別要求操作，但可能不適合的低級別的要求，如單個信

號的定時的驗證。然而，這并不是說TBV沒有發(fā)揮作用，航空電子設備的設計

在未來發(fā)揮，現(xiàn)在越來越多等等。航空電子系統(tǒng)的復雜性不斷增加將推動朝

RBVTBV,很可能是通過要求的方式被表達更有利于TBV。

為什么單獨模擬是不夠的

模擬器起到驗證了巨大的作用。（使用不同的模擬器），因此，以執(zhí)行不同的

模擬的需要-雖然非常有用的，它們是，在一定程度上，在相當有限的工具它

們只能提供在設計流程中的某些點的設計的信心。

例如，一個HDL仿真驗證設計（作為編碼在VHDL中，例如）的行為如預期。它

通過行使使用HDL測試代碼的綜合RTL子集（即，在寄存器傳輸級設計意圖）

做到這一點。模擬器是完全確定的，因為它總是會產(chǎn)生對給定的設計和測試平

臺相同的結果。然而，真正的硬件不確定性。多個時鐘域，例如，引入不確定

性。此外，RTL仿真與理想的時鐘進行，時間不一致而像亞穩(wěn)態(tài)效應不藍本-

也不是時鐘相位和頻率漂移。

時序仿真是因為時間的不成比例需要模擬甚至幾秒鐘的價值FPGA操作的更準

確，但很少實用。幸運的是，RTL模擬可以增強引進在模擬跨時鐘域路徑的不

確定性的建模。

值得注意的是，在更廣泛的半導體行業(yè)，一些ASIC驗證團隊聲稱，HDL仿真器

不使用在所有的驗證環(huán)境中。此外，對于非常大的設計，豐富的RTL模擬不能

不會因為所花費的時間逼真。相反，仿真器被用來加快驗證過程。

仿真器使用多個FPGA來實現(xiàn)設計。通過將硬件在環(huán)，信心增加;但不一定為

100%,作為仿真設計可能是也可能不是確定的，可以或可以不能夠模擬現(xiàn)實亞

穩(wěn)態(tài)的問題和非理想的時鐘。這一切都取決于仿真的設計是如何映射到仿真器

的FPGA以及如何生成的時鐘。

它是可以觀察到真實的硬件（即，F(xiàn)PGA）的同時運行的仿真，提供該ASIC測試

設計用于非確定性的行為制備的行為。此外，它們不得包含任何假設，如從測

試響應總是出現(xiàn)一個給定接口上在給定的時間。這是因為，在實際硬件中，響

應可以更早或更晚出現(xiàn)-甚至可能被重新排序-由于仿真設計的不確定性的行

為。

這是很容易實現(xiàn)的“定向”這樣的假設和定時測試平臺，其中僅在模擬運行，

而半導體公司使用不定時的“交易”測試平臺（見圖1）,其中涉及到時間的

任何假設的實現(xiàn)都很難實現(xiàn)。經(jīng)過測試的設計要求通信接口協(xié)議封裝在交易

者。只有交易者可能包含定時HDL代碼，通常由接口協(xié)議要求。

原理解析

原理如圖所示

圖1：導演和交易測試平臺

在硬件驗證的好處

可以理解，驗證在環(huán)硬件帶來了更多的現(xiàn)實驗證過程。然而，對于一個基于

FPGA的航空電子設備的應用程序，這將是矯枉過正映射FPGA設計到基于多片

FPGA仿真器。

這是很容易采取目標FPGA及其接口連接到驗證環(huán)境。許多航空電子設計，例

如，使用Aldcc公司的D0-254符合性測試系統(tǒng)（CTS）（見圖2）,不僅驗證

他們的設計，而且還根據(jù)RTCA/D0-254規(guī)范，以取得所需認證學分。

圖2：Aldec公司的DO-254/CTS平臺-用于'在速度，在硬件'驗證

在CTS中，目標設計運行在目標設備在高速（其被安裝在一個自定義的子

板）。仿真測試平臺作為測試向量，以支持100%的FPGA引腳級的可控性和可

見性需要測試RBV實現(xiàn)正常范圍和異常范圍的測試。

這里的問題是：能否傳統(tǒng)執(zhí)導測試平臺，航空電子行業(yè)內流行的，適用于真正

的硬件？是。在Aldec的D0-254/CTS的情況下，例如，它會自動應用用于仿

真到實際硬件測試向量。如所提到的，因為真正的硬件不那么確定，可以模擬

結果和實際硬件測試之間發(fā)生錯配。這種差異-例如，橫過時鐘域或者非理想

時鐘信號的亞穩(wěn)態(tài)-冗以使用圖形波形觀測器T具的影響介

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DO-254/CTS1M母板

圖3：交易測試平臺

然而，傳統(tǒng)的定向測試基準也可以是交互的，并且可以在滯后或測試的接口上

的操作的重排序正確反應，所以不宜它們只是工作以及對真實硬件事務測試平

臺？不幸的是，沒有。即使傳統(tǒng)的測試平臺是互動的，它不能直接與由于速度

約束真實硬件進行通信。HDL仿真器的速度不夠快與真正的硬件進行通信。如

果模擬的測試平臺太慢提供測試向量實時硬件,測試向量必須在一個文件中被

收集，并在實際速度以后施加到硬件。

幸運的是，TBV方法更加靈活。一個TBV測試平臺的設計上的交易者（圖1）,

這是在仿真器實現(xiàn)沿，并以相同的速度為，被測試的設計工作的通信。

該事務處理器也可以作為測試平臺和被測設計之間的速度橋梁。如果測試平臺

太慢的交易者通常要保持測試的設計處于觀望狀態(tài)的能力。此外，交易測試平

臺的速度更快，因為他們在一個更高的抽象層次上運行，使用相對短消息通信

交易者。此外，驗證系統(tǒng)的速度可以通過傾倒與交易者交換以一個文件中的消

息，沒有不必要的延遲后把它們應用到硬件增加。

該方法TBV傳統(tǒng)上基于SystemC和SystemVerilog語言和庫TLM一樣，SCV或

VMM,0VM或UVM有關。究其原因，聯(lián)想可能是因為TBV經(jīng)常與約束隨機生成方

法使用。提到的庫包含TBV測試平臺的實施與約束隨機生成有用的元素。

SystemVerilog的測試平臺與UVM庫中的航空電子社區(qū)已經(jīng)使用；然而，TBV方

法不需要被限制在任何特定的語言或庫。

交易測試平臺可以用任何語言來實現(xiàn)。事實上，約束的隨機生成是不用于約束

的數(shù)據(jù)結構的隨機化適當內置構建體中的IIDL語言實現(xiàn)困難得多。

一個VHDL測試平臺也可以是事務性的，即使不使用約束的隨機生成。它可以在

更高的抽象水平編寫，并與試驗設計了交易者溝通。（圖4顯示了Aldec公司

的DO-254/CTS如何適應這一點。）

Simulation

Vectors

(Golden)

Pass/Fail

圖4：Aldec公司的DC-254/CTS與交易者的工作。

這樣的測試平臺架構足以從在環(huán)硬件快速靈活的驗證獲益；的技術已在航空航天

工業(yè)中使用。

只是為了讓個人的觀察，并在核實超過50個基于FPGA的使用航空電子應用

Aldec公司的DO-254/CTS,我注意到，像ARINC818高速接口（或其他基于

LVDS信號）總是使用臉證事務級方法，因為高速接口操作不能被分析（幾乎）

在比特級別。他們必須進行解碼，并在一個更抽象的層次提供了分析。傳統(tǒng)的

位級方法用于低速接口。

項目總結

總之，TBV正在的航電設備的設計人員采用。它目前正在與RBV相關認證的目

的，雖然TBV主要用于高速接口，航空電子測試平臺可能會演變成為在不久的

將來完全事務性測試平臺，特別是在系統(tǒng)的Verilog的日益普及和UVM庫的光

在測試平臺和S