EDA期末試卷

一、填空題

1.一般把EDA技術(shù)口勺發(fā)展分為MOS時(shí)代、CMOS

K—和ASIC三個(gè)階段。

2.EDA設(shè)計(jì)流程涉及設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)、實(shí)際設(shè)計(jì)檢查和下載

編程四個(gè)環(huán)節(jié)。

3.EDA設(shè)計(jì)輸入重要涉及圖形輸入、HDL文本輸入和狀態(tài)機(jī)輸

4.時(shí)序仿真是在設(shè)計(jì)輸入完畢之后，選擇具體器件并完畢布局、布

線之后進(jìn)行的時(shí)序關(guān)系仿真，因此又稱為功能仿真。

5.VHDL日勺數(shù)據(jù)對象涉及變量、常量和信號,它們是用來寄存多

種類型數(shù)據(jù)的容器。

6.圖形文獻(xiàn)設(shè)計(jì)結(jié)束后一定要通過仿真,檢查設(shè)計(jì)文獻(xiàn)與否對日勺。

7.以EDA方式設(shè)計(jì)實(shí)現(xiàn)的電路設(shè)計(jì)文獻(xiàn)，最后可以編程下載

到FPGA和CPLD芯片中，完畢硬件設(shè)計(jì)和驗(yàn)證。

8.MAX+PLUS日勺文本文獻(xiàn)類型是（后綴名）.VHD。

9.在PC上運(yùn)用VHDL進(jìn)行項(xiàng)目設(shè)計(jì)，不容許在根目錄下進(jìn)

行，必須在根目錄為設(shè)計(jì)建立一種工程目錄（即文獻(xiàn)夾）°

10.VHDL源程序的文獻(xiàn)名應(yīng)與實(shí)體名相似，否則無法通過編

譯。

二、選擇題：。

11.在EDA工具中，能完畢在目口勺系統(tǒng)器件上布局布線軟件稱為

（C）

A.仿真器B.綜合器C.適配器D.下載器

12.在執(zhí)行MAX+PLUSII日勺（D）命令，可以精確分析設(shè)計(jì)電路

輸入與輸出波形間E勺延時(shí)量。

A.CreatedefaultsymbolB.Simulator

C.CompilerD.TimingAnalyzer

13.VHDL常用的庫是（A）

A.IEEEB.STDC.WORKD.PACKAGE

14.下面既是并行語句又是串行語句日勺是（C）

A.變量賦值B.信號賦值C.PROCESS語句D.WHEN...ELSE

語句

15.在VHDL中，用語句（D）表達(dá)clock日勺下降沿。

A.clock'EVENTB.clock'EVENTANDclock='1'

C.clock=,0,D.clock'EVENTANDclock='0'

16.IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL

等硬件描述語言描述日勺功能塊，但不波及實(shí)現(xiàn)該功能塊日勺具體電路日勺

IP核為。D

A.瘦IPB.固IPC.胖IPD.都不是

17.綜合是EDA設(shè)計(jì)流程日勺核心環(huán)節(jié)，在下面對綜合日勺描述中,

是錯誤日勺。D

A.綜合就是把抽象設(shè)計(jì)層次中日勺一種表達(dá)轉(zhuǎn)化成另一種表達(dá)的過

程；

B.綜合就是將電路日勺高級語言轉(zhuǎn)化成低檔日勺，可與FPGA/CPLD日勺

基本構(gòu)造相映射日勺網(wǎng)表文獻(xiàn)：

C.為實(shí)現(xiàn)系統(tǒng)B勺速度、面積、性能日勺規(guī)定，需要對綜合加以約束，

稱為綜合約束；

D.綜合可理解為一種映射過程，并且這種映射關(guān)系是唯一H勺，即綜

合成果是唯一日勺。

18大規(guī)模可編程器件重要有FPGA、CPLD兩類，下列對FPGA構(gòu)造與

工作原理的描述中，對日勺日勺是_C_。

A.FPGA全稱為復(fù)雜可編程邏輯器件；

B.FPGA是基于乘積項(xiàng)構(gòu)造日勺可編程邏輯器件；

C.基于SRAM日勺FPGA器件，在每次上電后必須進(jìn)行一次配備；

D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA構(gòu)造。

19進(jìn)程中日勺信號賦值語句，其信號更新是Co

A.按順序完畢；

B.比變量更快完畢；

C.在進(jìn)程日勺最后完畢；

D.都不對。

20.VHDL語言是一種構(gòu)造化設(shè)計(jì)語言；一種設(shè)計(jì)實(shí)體（電路模塊）

涉及實(shí)體與構(gòu)造體兩部分，構(gòu)造體描述oB

A.器件外部特性；

B.器件日勺內(nèi)部功能；

C.器件日勺綜合約束；

D.器件外部特性與內(nèi)部功能。

21.不完整日勺IF語句，其綜合成果可實(shí)現(xiàn)oA

A.時(shí)序邏輯電路B.組合邏輯電路

C.雙向電路D.三態(tài)控制電路

22.子系統(tǒng)設(shè)計(jì)優(yōu)化，重要考慮提高資源運(yùn)用率減少功耗（即面積

優(yōu)化），以及提高運(yùn)營速度（即速度優(yōu)化）；指出下列哪些措施是面

積優(yōu)化。B

①流水線設(shè)計(jì)②資源共享③邏輯優(yōu)化④串行化⑤寄存器配平⑥

核心途徑法

A.①③⑤B.②③④

C.②⑤⑥D(zhuǎn).①④⑥

23下列標(biāo)記符中，是不合法的標(biāo)記符。B

A.StateOB.9moonC.NotAck0D.signall

24有關(guān)VHDL中日勺數(shù)字，請找出如下數(shù)字中最大H勺一種:

A

A.

B.8#276#

C.10#170#

D.16#E#E1

25.下列EDA軟件中，哪一種不具有邏輯綜合功能：oB

A.Max+PlusII

B.ModelSim

C.QuartusII

D.Synplify

三、EDA名詞解釋，寫出下列縮寫的中文（或者英文）含義：

16.EDA:電子設(shè)計(jì)自動化

17.VHDL和FPGA:超高速硬件描述語言現(xiàn)場可編程門陣列

18.元件例化

1.LPM參數(shù)可定制宏模塊庫

2.RTL寄存器傳播級

3.UART串口（通用異步收發(fā)器）

4.ISP在系統(tǒng)編程

5.IEEE電子電氣工程師協(xié)會

6.ASIC專用集成電路

7.LAB邏輯陣列塊

四、VHDL程序填空：(10分)

LIBRARYIEEE;—8位分頻器程序設(shè)計(jì)

USEIEEE.STD_L0GIC_l164.ALL;

USEIEEE.STDLOGIC.UNSIGNED.ALL;

ENTITYPULSEIS

PORT(CLK:INSTD_LOGIC;

D:INSTD_LOGIC_VECTOR(7DOWNTO0);

FOUT:OUTSTD_LOGIC);

END;

ARCHITECTUREoneOFPULSEIS

SIGNALFULL:STD_LOG1C;

BEGIN

P_REG:PROCESS(CLK)

VARIABLECNT8:STD_L0GIC_VECT0R(7DOWNTO0);

BEGIN

IFCLK'EVENTANDCLK='1'THEN

IFCNT8="11111111〃THEN

CNT8:二D;一當(dāng)CNT8計(jì)數(shù)計(jì)滿時(shí)，輸入數(shù)據(jù)D被同步預(yù)置給計(jì)數(shù)器

CNT8

FULLC'1';一同步使溢出標(biāo)志信號FULL輸出為高電平

ELSECNT8:=CNT8+1;一否則繼續(xù)作加1計(jì)數(shù)

FULL<='O';一且輸出溢出標(biāo)志信號FULL為低電平

ENDIF;

ENDIF;

ENDPROCESSP_REG;

PDIV:PROCESS(FULL)

VARIABLECNT2:STDLOGIC;

BEGIN

IFFULL，EVENTANDFULL=’1'THEN

CNT2<=NOTCNT2;一如果溢出標(biāo)志信號FULL為高電平，D觸發(fā)器

輸出取反

IFCNT2=T'THENFOUT〈二T';

ELSEFOUT〈二'O';

ENDIF;

ENDIF;

ENDPROCESSP_DIV;

END;

五、VHDL程序改錯：

01LIBRARYIEEE;

02USEIEEE.STDLOGIC_1164.ALL;

03USEIEEE.STDLOGICUNSIGNED.ALL;

04ENTITYLED7CNTIS

05PORT(CLR:INSTD_LOGIC;

06CLK:INSTD_LOGIC;

07LED7S:OUTSTDLOGIC_VECTOR(6DOWNTO0))

08ENDLED7CNT;

09ARCHITECTUREoneOFLED7CNTIS

10SIGNALTMP:STDLOGICVECTOR(3DOWNTO0);

11BEGIN

12CNT:PROCESS(CLR,CLK)

13BEGIN

14IFCLR='1'THEN

15TMP<=0;

16ELSEIFCLK,EVENTANDCLK=T'THEN

17TMP<=TMP+1;

18ENDIF;

19ENDPROCESS;

20OUTLED:PROCESS(TMP)

21BEGIN

22CASETMPIS

23WHENz，0000z，=>LED7S<="0111111〃

24WHEN〃0001〃=>LED7S<="OOOOHO"

，zz，

25WHEN0010二〉LED7S〈二”1011011〃

26WHEN〃0011〃二〉LED7S〈二"lOOllll

27WHEN〃0100〃=>LED7S<=〃1100110〃

28WHEN〃0101〃=>LED7S<="HOllOl

29WHEN〃0110〃=>LED7S<="1111101〃

30WHEN=>LED7S<="0000111

31WHEN"1000"=>LED7S<="1111111

32WHEN〃1001〃二〉LED7S<="HOllll

33WHENOTHERS=>LED7S<=(OTHERS=>'O');

34ENDCASE;

35ENDPROCESS;

36ENDone;

在程序中存在兩處錯誤，試指出，并闡明理由：

提示:在MAX+PlusII10.2上編譯時(shí)報(bào)出的第一條錯誤為:

Error:Line15:File***/led7cnt.vhd:Typeerror:typein

waveformelementmustbe“stdlogicvector

第15行，錯誤：整數(shù)0不能直接賦值給TMP矢量

改正：TMP<=(OTHERS=>'0');

第16行，錯誤：ELSEIF缺少一條相應(yīng)日勺ENDIF語句

改正：將ELSEIF改為核心字ELSIF

四、分析題：

分析下面的VHDL日勺源程序，闡明設(shè)計(jì)電路日勺功能。

libraryieee;

useieee.std—logic—1164.all;

useieee.std_logic_unsigned.all;

entitytestlis

port(elk:instd_logic;

j,k:instdjogic;

q,qn:outstdjogic);

endtestl;

architectureoneoftestlis

signalq_temp:std_logic:二'O';

signaljk:std_logic_vector(1downto0);

begin

jk<=j&k;

process(j,k,clk)

begin

ifclk'eventande