封裝摩爾時代的突破摘要?什么驅(qū)動重心向先進封裝領(lǐng)域傾斜？先進制程的成本呈現(xiàn)指數(shù)型增長，先進制程的“邊際效益”下降（即隨著關(guān)鍵尺寸微縮帶來的邊際成本下降）。一片2nm芯片的設(shè)計成本約7.25億美元，是65nm芯片的25倍。此外，在CapEx方面，工廠建設(shè)和設(shè)備投入也觀察到同樣的現(xiàn)象，建造一座5納米芯片制造廠所需的投資，是建造20納米工廠的5倍。?從芯片設(shè)計及制造領(lǐng)域而言，芯粒及高端先進封裝的組合可實現(xiàn)“混合制程”+縮短上市時間+可復(fù)用+良率改善。芯粒（Chiplet）基于需求考慮不同工藝，比如CPU需要較高性能選擇3nm工藝，而I/O或模擬電路則可以使用成熟制程。再者，開發(fā)新產(chǎn)品可以復(fù)用此前IP，不需要整片IC設(shè)計，縮短研發(fā)周期及設(shè)計成本，并且能夠?qū)崿F(xiàn)獨立驗證。性能/瓦/美元（Perf/Watt/Dollar）綜合來看，大芯片+3D堆疊更適合用于中小系統(tǒng)，而隨著系統(tǒng)復(fù)雜度提升，“Smalldiewithbetteryield”，即通過芯粒+3D堆疊的方式在大規(guī)模系統(tǒng)中性能/瓦/美元優(yōu)勢明顯。?在單芯片原始計算性能方面，AI專用芯片（ASIC）弱于AIGPU。然而，即使是GPT-4這樣的大語言模型也無法在單一芯片上運行。并且要達到與AIGPU相當(dāng)?shù)男阅芩?，ASIC需要構(gòu)建比GPU集群更大規(guī)模的AI專用芯片集群。先進封裝通過芯粒+異構(gòu)實現(xiàn)更大面積拓展，這種可擴展性正是AI數(shù)據(jù)中心在控制成本的同時最大化性能的關(guān)鍵所在。在控制成本的同時，通過Chiplets+大中介層來突破尺寸限制，從而將AI加速器“做大做強”。光刻機的reticle（掩模版曝光視場）決定了單顆裸片在一次曝光里能做多大；超過這個面積就很難用傳統(tǒng)單芯片（monolithicdie）繼續(xù)變大。?先進封裝的技術(shù)演進核心是互連I/O數(shù)量與帶寬密度持續(xù)上升：第一代以高密度電子互連為主，從Si-Interposer、RDL-Interposer到EMIB/Co-EMIB（疊加TSV），再到中介層與橋接器等形態(tài)，在微凸塊/微銅柱基礎(chǔ)上實現(xiàn)從存內(nèi)堆疊到存算堆疊與算算堆疊的更高集成。隨著間距繼續(xù)縮小，混合鍵合（HybridBond）成為提升互連密度與能效的關(guān)鍵。進入第二代，封裝不再只通過電連接，而是把光互連引入封裝體系（FiberOptic+電子互連），面向“未來封裝＝小芯片（Chiplets）+異構(gòu)集成+光學(xué)I/O”的方向演進，以支撐AI時代更高的互連I/O需求并緩解帶寬與功耗瓶頸。?硅橋封裝技術(shù)是一種2.5D解決方案，用于替代硅中介層技術(shù)。其核心是將一個或多個硅橋集成在特定的封裝基板（可由不同材料制成）或模塑中介層中，以確保兩個或多個芯片之間的互連。硅橋可以封裝在基板上或內(nèi)以及模塑體內(nèi)，各公司工藝略有差異。嵌入式把硅橋放在基板腔體里再做布線，硅橋與基板過渡更像同一平面系統(tǒng)。而將硅橋封裝在模塑體內(nèi)，其布線密度要高于基板的方案。?制約2.5D互連密度的主要由三個因素構(gòu)成：焊料橋接（SolderBridging）風(fēng)險、金屬間化合物（IntermetallicCompounds,IMC）、底部填充（Underfill）工藝的挑戰(zhàn)。通過直接鍵合（DirectBonding）和混合鍵合（HybridBonding）實現(xiàn)“去焊料化”從而實現(xiàn)互連密度提升是3D封裝的關(guān)鍵?；旌湘I合技術(shù)通過在原子尺度上實現(xiàn)電介質(zhì)與金屬的直接連接，消除了焊料層，從而將互連間距從微米級（20μm）推升至<10μm。?W2W、D2W、Co-D2W：W2W是指將兩整片晶圓（通常均為300mm規(guī)格）進行整面對準、鍵合，隨后進行減薄、TSV露頭及切割的工藝流程。這是目前混合鍵合技術(shù)中最成熟、應(yīng)用最廣泛的形態(tài)；D2W是將經(jīng)過測試、切割后的獨立裸片（KGD），逐個拾取并以高精度鍵合到目標(biāo)晶圓（TargetWafer）的特定位置上,是實現(xiàn)高性能異構(gòu)集成的方案。Co-D2W是一種折衷方案，旨在結(jié)合W2W的高效率和D2W的KGD優(yōu)勢，將KGD集體排放后同時鍵合，提高D2W吞吐。?先進封裝市場方面，2024年中國先進封裝市場約967億元，占全球市場規(guī)模的30.95%，隨著AI對高性能算力芯片的需求，預(yù)計2029年中國半導(dǎo)體先進封裝測試市場將達到1888億元，2024-2029年年復(fù)合增速達14.30%，2029年預(yù)計中國先進封測市場將占全球市場規(guī)模36%。從單位封裝成本來看，不含基板價值量中由于使用Si中介層、模塑中介層嵌入硅橋技術(shù)良率、工藝復(fù)雜度相對較高，單位價值量較高。存儲應(yīng)用中，HBM整體高于CBADRAM、3DNAND閃存。?相關(guān)公司：1、設(shè)備廠商：拓荊科技（688072.SH）、中微公司（688012.SH）、盛美上海（688082.SH）、光力科技（300480.SZ）、北方華創(chuàng)（002371.SZ）、中科飛測（688361.SH）等；2、材料：鼎龍股份（300054.SZ）、安集科技（688019.SH）、飛凱材料（300398.SZ）等；3、OSAT：盛合晶微（未上市）、長電科技（600584.SH）、深科技（000021.SZ）等?風(fēng)險提示：1、技術(shù)風(fēng)險：當(dāng)前2.5D封裝及3D封裝種類較多，分歧較大，可能導(dǎo)致相關(guān)公司業(yè)績受到影響；2、供應(yīng)鏈風(fēng)險：當(dāng)前封裝設(shè)備及零部件國產(chǎn)化率不足，導(dǎo)致設(shè)備供應(yīng)不及預(yù)期；3、AI需求不及預(yù)期：國內(nèi)數(shù)據(jù)中心算力需求不及預(yù)期，導(dǎo)致產(chǎn)業(yè)鏈需求不及預(yù)期。一、先進封裝的摩爾定律：解成本二、先進封裝的摩爾定律：解拓展三、先進封裝的摩爾定律：解互連四、先進封裝的摩爾定律：解邊緣AI五、先進封裝技術(shù)演進-2.5D六、先進封裝技術(shù)演進-3D七、先進封裝市場-2.5D、3D工藝價值量高八、相關(guān)公司及3D封裝種類較多，分歧較大，可能導(dǎo)致相關(guān)公司?供應(yīng)鏈風(fēng)險：當(dāng)前封裝設(shè)備及零部件國產(chǎn)化率不足，據(jù)中心算力需求不及預(yù)期，先進封裝的摩爾定律：解成本什么驅(qū)動重心向先進封裝領(lǐng)域傾斜？先進制程的成本呈現(xiàn)指數(shù)型增長，先進制程的“邊際效益”下在設(shè)計方面，一片2nm芯片的設(shè)計成本約7.25億美元，是65nm芯片的25倍。尤其是當(dāng)FET工藝由平面轉(zhuǎn)向FinFET及Nanosheet后，隨著制程節(jié)點不斷縮小，圖表：芯片設(shè)計成本隨著關(guān)鍵尺寸微縮大幅提升圖表：同樣，F(xiàn)ab及設(shè)備投入也呈現(xiàn)指數(shù)型增長3322平面FET174先進封裝的摩爾定律：解成本從芯片設(shè)計及制造領(lǐng)域而言，芯粒及高端先進封裝的組合可實現(xiàn)“混合制程”+縮短上市時間+可復(fù)用+良率改善。芯粒（Chiplet）基于需求考慮不同工藝，比如CPU需要較高性能選擇3nm工藝，而I/O或模擬電路則可以使用成熟制程。再者，開發(fā)新產(chǎn)品可以復(fù)用此前IP，不需要整片IC設(shè)計，縮短研發(fā)M.CtrlVPU單片集成（MonolithicDie）?將所有子系統(tǒng)集成在同一裸片、?使用同一工藝節(jié)點制造。圖表：芯粒異構(gòu)集成，不同功能芯片解耦制程，降低成本、良率提升且縮短上市周期?小芯片良率優(yōu)于大芯片?小芯片良率優(yōu)于大芯片可組合/可復(fù)用?解耦的開發(fā)步進(Steppings)CPU“混合制程”M.CtrlGPUVPUChiplet異構(gòu)集成(ChipletHeterogeneousintegration)先進封裝的摩爾定律：解成本先進封裝的摩爾定律：解成本SoC及2.5D、S3D受限于物理布線長度，性能略遜一籌。但可以看出，隨著系統(tǒng)復(fù)雜度的提升，多芯粒及3D堆疊的S3D性能與SoC差異較小，不過成本上SoC好芯片需要廢棄無數(shù)塊晶圓。而S3D則通過小芯片+3D堆疊從而實現(xiàn)近似性能下的成先進封裝的摩爾定律：解成本同時考慮性能、成本及功耗，L3D在小系統(tǒng)層面具有明顯的性能優(yōu)勢，每瓦性能（Perf/Watt）領(lǐng)先，而在性價比角度，性能/美元（Perf/Dollar)指標(biāo)中S3D芯粒+3D堆疊的方式在大規(guī)模系統(tǒng)中性能/瓦/美先進封裝的摩爾定律：解拓展AI訓(xùn)練及推理對性能的追求加速AI加速器的發(fā)展速率：據(jù)統(tǒng)計，在2017年至2022年期間，GPU及ASIC的單芯片計算性能以年均47%的速度增長；而2022年底ChatGPT的發(fā)布加速了這一趨勢，目前年ScalingLaw背景下，GPGPU的通用計算能力是AI訓(xùn)練的首選加速器，訓(xùn)練芯片需要同時具備巨大的算力和內(nèi)存帶寬。2.5D封裝集成HBM成為業(yè)界標(biāo)配方案，通過硅中介層將HBM存儲器緊貼GPU/加速此外，在單芯片原始計算性能方面，AI專用芯片大語言模型也無法在單一芯片上運行。并且要達到與AIGPU相當(dāng)?shù)男阅芩剑珹SIC需要構(gòu)建比GPU集群更大規(guī)模的AI專用芯片集群。先進封裝通過芯先進封裝的摩爾定律：解拓展能做多大；超過這個面積就很難用傳統(tǒng)單芯片（monolithicdie）繼續(xù)變大。AI芯片恰恰既要更大的算力陣列，又要更高的存儲帶寬與容量，所以繼續(xù)靠把一顆芯以臺積電的CoWoS-L/R為例，將計算邏輯芯片拆成若干個仍在reticle允許范更大面積（如2-reticle、3.3-reticle等整個封裝面積跨越了reticle限制，而計算芯粒（Chiplets)本身保持在可制造、可控成本與良率的尺寸區(qū)間內(nèi)。隨著中介數(shù)據(jù)來源：OCP2025，金元證券研究數(shù)據(jù)來源：OCP2025，金元證券研究先進封裝的摩爾定律：解拓展當(dāng)前主流GPU、ASIC均采用2.5D封裝，不過在中介層上略有差異。未來由于硅中介層的尺寸限制或轉(zhuǎn)向RDL（R）中介層及嵌入硅橋（L）AIASIC82AIASIC84AIASIC82AIASIC4Trainium3AIASIC4888888AIASIC81AIASIC86AIASIC82AIASIC88AIASIC8AIASIC6intel8688AIASIC84A1008585688848AIASIC5先進封裝的摩爾定律：解互連?芯片間的互連與制程的差距?；ミB的作用是在封裝內(nèi)將一個成品半導(dǎo)體芯片與另一個連接起來，其核心目的是在芯片與印刷電路板之間快速、準確地傳輸電信號。?當(dāng)前封裝中最常見的互連類型是引線鍵合，即通過極細的金屬線將芯片連接到電路板上以傳輸電信號。然而，引線鍵合面臨的挑戰(zhàn)在于，其尺寸未能與晶體管密度?先進封裝技術(shù)正試圖通過采用新型互連方案來解決這一問題，例如使用“凸塊”、“焊球”或“晶圓級封裝”等方式替代引線來連接芯片，從而大幅提升其在芯片圖表：前端晶體管微縮的價值量與后端的巨大差異，圖表：前端晶體管微縮的價值量與后端的巨大差異，先進封裝的摩爾定律：解互連通過縮小微凸塊(μ-bumps）間距、提升RDL的布線密度（L/S）、RDL層數(shù)及穿模通孔實現(xiàn)更高密先進封裝的摩爾定律：解互連此外，封裝不僅局限于AIASIC/GPU封裝體內(nèi)部，隨著機柜內(nèi)互連及機柜間互連的要求提高，帶寬及功耗問題也需要通過先進封裝破局。共封裝光學(xué)（Co-PackagedOptics,CPO）是將光學(xué)器件（如光引擎、號的傳輸距離，從而提高帶寬并降低功耗。但是，2.5D及3DCPO面數(shù)據(jù)來源：counterpoint，金元證券研數(shù)據(jù)來源：counterpoint，金元證券研先進封裝的摩爾定律：解邊緣AI?在云端推理和邊緣AI方面，先進封裝帶來的高帶寬和小型化同樣重要。許多推理ASIC需要在較小功耗下實現(xiàn)高速內(nèi)存訪問和靈活I(lǐng)/O，例如Habana、Groq等?邊緣設(shè)備由于空間受限，更依賴系統(tǒng)級封裝(SiP)整合多芯片：典型案例是TeslaFSD自動駕駛芯片，將NPU、GPU、CPU和高帶寬DDR等通過FCBGA和倒裝PoP封裝在一起，既滿足算力又控制體積。在自動駕GPU/NPU以及多個高速圖像處理單元，還需與外部DRAM高速通信。傳統(tǒng)單芯片設(shè)計會因面積過大、良率過低而受限，先進封裝提供了折衷方案，通過圖表：先進封裝通過Chiplets方案來實現(xiàn)空數(shù)據(jù)來源：SemiconductorEngineering，金元證數(shù)據(jù)來源：SemiconductorEngineering，金元證先進封裝的摩爾定律：解邊緣AI?ADAS計算需求增長的兩個關(guān)鍵因素：更多高分辨率傳感及“集中化+AI”：“更多傳感”意味著電動車配備了更多及更高分辨率的傳感器，導(dǎo)致大幅增加了需要處理的數(shù)據(jù)量；第二是“集中化+AI”，將車輛數(shù)據(jù)處理集中在少數(shù)運行AI算法的強大電子控制單元中。傳感器數(shù)據(jù)的爆炸性增長與向集中式AI驅(qū)動處理的轉(zhuǎn)變，共同推動了對ADAS系統(tǒng)更強計算能力的需求。?ADAS工作負載所需的各種處理器類型包括用于常規(guī)控制任務(wù)和傳感器管理的MCU，以及用于處理復(fù)雜算法的更強大的APU等應(yīng)用/加速器芯片，專用的VPU用于攝像頭和圖像處理，其中多傳感器VPU能夠同時處理并融合來自多種傳感器模式的數(shù)據(jù)。此外還有SoCF先進封裝技術(shù)演進第二代第一代第二代小芯片(Chiplets)++存算堆疊(Memory存算堆疊(Memory模塑中介層模塑中介層具有更高先進封裝技術(shù)演進隨著系統(tǒng)復(fù)雜度提升，封裝體積增大，封裝正在通過多光罩拼接（multi-reticlestitching）把可制造的最大芯片/中介層面積推到光刻光罩尺寸極限之外，從而30.020.010.010.00.0o—TSMCSoW先進封裝技術(shù)演進在設(shè)計和定義一個先進封裝（如Chiplets、異構(gòu)集成模塊）時，不存在一個單一的最優(yōu)解，而是需要系統(tǒng)性地權(quán)衡多個相互關(guān)聯(lián)、甚至相互制約的技更高的總帶寬、更快的線速和更低的延遲，但往往制造工藝需要更精細的凸點間距、更多的布線層數(shù)和更復(fù)雜的中介需要應(yīng)對更高的功率/電流，使用更多的去耦電容，并解決由高電流變化率與高良率。集成的芯片數(shù)量多、尺寸大，但會加劇模塊翹曲，并因基板缺陷密度4、熱管理要求：追求高能效與可靠性。更高的工作頻率和更激進的時鐘策略會帶來更高的功耗和功率密度。如果散熱設(shè)計無法跟上，將導(dǎo)致芯片過熱、性能下降甚至失效。先進封裝技術(shù)演進2.5D封裝可基于中介層（轉(zhuǎn)接板）的不同分為Si、有機以及硅橋。硅橋更像是介于硅轉(zhuǎn)接板與有機轉(zhuǎn)接板的“中間體”，其主要采用有機轉(zhuǎn)接板，只在GPU和臺積電：臺積電：InFO-PoP日月光：FOPoP安靠科技:POPSWIFT盛合晶微:SmartPoser-POP盛合晶微:SmartPoser-AiPL___________ L_________________L______三星電子：HBMSK海力士：HBM美光科技：HBM蘋果A18ProSK海力士HBM3EAMD三星電子：HBMSK海力士：HBM美光科技：HBM蘋果A18ProSK海力士HBM3EAMDMI300X臺積電：CoWoS-S三星電子：I-CubeS日月光：2.5DIC安靠科技：2.5DTSV盛合晶微：SmartPoser-Si英偉達Blackwell數(shù)據(jù)來源：盛合晶微招股說明書，金元證券研究數(shù)據(jù)來源：盛合晶微招股說明書，金元證券研究先進封裝技術(shù)演進高性能封裝技術(shù)高性能封裝技術(shù)嵌入式硅橋（EmbeddedSiBridge）3D系統(tǒng)集成嵌入式硅橋（EmbeddedSiBridge）3D系統(tǒng)集成超高密度扇出模封轉(zhuǎn)接板（MoldInterposer）硅中介層微凸塊與硅通孔/混合鍵合W2W直接鍵合中介層芯片+硅通孔+微凸塊+倒裝焊凸塊+微凸塊與硅通孔/混合鍵合W2W直接鍵合中介層芯片+硅通孔+微凸塊+倒裝焊凸塊+IC載板嵌入模塑化合物嵌入IC載板D2W/W2W混合鍵合模封芯片+薄膜再布線層+IC載板+NANDStackNANDStackCBADRAM+IC載板三星、SK海力士和美光硅橋三星、SK海力士和美光長江存儲、鎧俠CO-EMIB三星、SK海力士和美光?CO-EMIB三星、SK海力士和美光?SoIC(3DFabric)?FoverosDirect?X-Cube?InFO-X?CoWoS-R?FOCOS矽品精密：?FO-MCM長電科技：?XDFOI?SWIFT?FO-MCM長電科技：?XDFOI?SWIFT?CoWoS-S?l-CubeS?H-CubeUMC?SapphireRapids?SapphireRapids?Foveros?PonteVecchio?l-?PonteVecchio?FOCOS先進封裝技術(shù)演進-2.5D2.5D封裝通過在中介層（interposer）上并置多個裸芯片，實現(xiàn)類似單芯片的互連密度，從而突破PCB/基板互連的線寬/線距限制。中介層最早以硅材料不過，當(dāng)前由于硅中介層的熱膨脹系數(shù)與芯片相同，可減少熱管理方面的挑戰(zhàn)，因此仍繼續(xù)用于高性能產(chǎn)品。此外，該技術(shù)已成熟，并獲得了包括晶圓廠、IDM和圖表：當(dāng)超過reticle尺寸時，需要通過光罩拼接（stitching），而在銜接處銜接處由于晶圓翹曲問題導(dǎo)致套刻誤差較大，成本上升數(shù)據(jù)來源：SemiconductorEngineering，金元證數(shù)據(jù)來源：SemiconductorEngineering，金元證先進封裝技術(shù)演進-2.5D主要用于把HBM與邏輯處理器集成snmsunsI-CubeFoCoS-CFJCETXDFOI-O 主要用于芯粒+HBM集成先進封裝技術(shù)演進-2.5D?2.5D封裝趨勢來看，由于硅中介層的尺寸限制，RDL及嵌入硅橋的有機中介層方案或成為主流。同時，2.5D+混合鍵合以及采用玻璃/SiC等新型材料中介層令人玻璃中介層玻璃中介層玻璃轉(zhuǎn)接板具顛覆潛力。混合鍵合的有源硅橋接優(yōu)勢：高密度互連、無TSV、低成本。采用率持續(xù)增長。混合鍵合的有源硅轉(zhuǎn)接板先進封裝技術(shù)演進-2.5DRDL中介層工藝相對簡單且可擴展性較好，適用于成本敏感場景，但I/O密度及互連性能稍弱；模塑中介層（可在模塑材料嵌入硅橋及器件+TSV）可實現(xiàn)超過硅中介層（SiInterposer）模塑中介層（MoldInterposer）可集成深溝槽電容（DPC）可在模塑材料中嵌入器件（復(fù)雜度可在載板中嵌入器件集成能力高高高高高，工藝步驟多信號完整性是否需要FE（前端）能力不需要），），翹曲問題需要工藝控制需要工藝控制需要工藝控制需要工藝控制先進封裝技術(shù)演進-2.5D?硅橋封裝技術(shù)是一種2.5D解決方案，用于替代硅中介層技術(shù)。其核心是將一個或多個硅橋集成在特定的封裝基板（可由不同材料制成）或模塑中介層中，以確保和SapphireRapids服務(wù)器處理器。此后圖表：IntelEMIB，通過硅橋?qū)崿F(xiàn)互連先進封裝技術(shù)演進-2.5D 硅橋可以封裝在基板上或內(nèi)以及模塑體內(nèi)，各公司工藝略有差異。嵌入式把硅橋放在基板腔體里再做布線，硅橋與基板過渡更像同一平面系統(tǒng)。而將硅橋封裝在 硅橋封裝在基板體內(nèi)/上FoCoS-BridgeFoCoS-BridgeJCETXDFOI-B先進封裝技術(shù)演進-2.5D硅橋嵌入IC基板及硅橋嵌入模塑中介層對比來看，嵌入IC基板所需要硅橋面積較小，成本低于傳統(tǒng)硅中介層，且工藝復(fù)雜度、方案?具備多芯片互連能力，可采用芯片后裝（?硅橋裸片可嵌入IC基板并進行測試?裝配流程與OSAT（外包半導(dǎo)體封裝?雖然與硅中介層相比硅用量更小，但仍需在基板上開腔/放置硅橋，并通過粘接劑（adhesive）固定；相較傳統(tǒng)倒裝（flip-chip）會引入額外工序與成本。?與模塑體內(nèi)嵌硅橋技術(shù)相比，EMIB可實現(xiàn)的I/?多層的大尺寸IC基板對熱失配更敏感，）；?在硅橋裸片層面可實現(xiàn)局部高密度互連，圖形系數(shù)）失配更顯著，易引發(fā)翹曲?需進行材料CTE優(yōu)化，以避免熱失配導(dǎo)致的焊點疲勞、底填（underf?RDL可用面積受光罩版圖視場（reticl?扇出重構(gòu)晶圓（fan-outreconstitutedwafer）可能出現(xiàn)芯片位移（一步提升工藝與供應(yīng)鏈復(fù)雜度（相關(guān)工藝需由代工廠管理）。先進封裝技術(shù)演進-2.5D公司技術(shù)全稱ChipFirstChipLastorMiddle基板內(nèi)/基板上模塑封內(nèi)硅橋中進行TSV狀態(tài)客戶EMIBEmbeddedMulti-dieInterconnectBridge有機基板內(nèi)EMIB-T量產(chǎn)Intel,AmazonTSMCInfo-LIntegratedFan-outwithLocalSiliconInterconnect量產(chǎn)AppleCoWoS-LChip-on-Wafer-on-Substrate-LocalSiliconInterconnect2025量產(chǎn)Nvidia矽品精密sFO-EBStackFan-outembeddedbridgeFO-EB-I量產(chǎn)AMDASEFOCoS-BFan-outchiponsubstrate-bridge量產(chǎn)AMDAmkorS-ConnectSiliconConnect小批量量產(chǎn)SamsungI-CubeEInterposerCubeEmbedded未量產(chǎn)XDFOI-EBX-DimensionFan-OutIntegration-EnhancedBonding小批量量產(chǎn)中國客戶2.5D2.5DSmartPoser-BDSi中介層量產(chǎn)/硅橋已驗證中國客戶DBHiDirectBondedHeterogeneousIntegration有機基板上未量產(chǎn)PTIPiFOPillarinFan-out研發(fā)NepesMoldIntwithSiBridgeMoldInterposerwithSiBridge研發(fā)CM-MCMChipMiddleMultichipModule?2025A-starIMEEmbeddedFineInterconnect研發(fā)AOIPSBPillarSuspendedBridge研發(fā)MstechFObridgeFan-outwithbridge未量產(chǎn)eSInCEmbeddedSysteminChip在硅基板內(nèi)研發(fā)先進封裝技術(shù)演進-2.5D通過研磨暴露芯片表面并構(gòu)建重分布層（RDL完成銅凸塊（C4）制備，然后去載板與基板互連。通常Chip層數(shù)RDL（2~3層）之后對整個模塊進行模壓覆蓋；最后去載板，在RDL背面更高密度的互連性能。RDL對準精度要求高，成本較高載板在載板上完成排布，隨后用模封料（EMC）或樹脂進行填充與固化，并減薄，形成重構(gòu)晶圓載板載板先在載板（carrier）上制作RDL結(jié)將帶Cu柱的芯片翻轉(zhuǎn)，與載板上的RDL），載板重構(gòu)后的表面制作介電層+金屬布線芯片上制備Cu銅柱凸點芯片上制備Cu銅柱凸點先進封裝技術(shù)演進-2.5D國內(nèi)2.5D及嵌入封裝技術(shù)也有一定突破，其中長電科技XDFOI解決方案覆蓋有機轉(zhuǎn)接板（RDL）及硅橋方案。盛合晶微在2.5D封裝方案中技術(shù)較為領(lǐng)先，在硅中介層、RDL中介層以及硅橋中層（+TSV）均有覆蓋，其中RDL、硅中介層已實現(xiàn)量產(chǎn)，并且具備Bumping、先進封裝技術(shù)演進-3D更高互連密度、更低功耗、更小封裝尺寸的需求使得3D封裝成為未來的大方向。即使使用2.5D封裝，芯片間與芯片外部互連距離仍然受先進封裝技術(shù)演進-3D倒裝芯片（FlipChip）技術(shù)通過受控塌陷芯片連接（C4）凸塊支撐了高性能計算的發(fā)展。然而，當(dāng)互連節(jié)距（Pitch）縮小至10μm-20μm區(qū)間時塊（Microbump）技術(shù)遭遇了難以逾越的“互連密度墻制約2.5D互連密度的主要由三個因素構(gòu)成：首先是焊料橋接（SolderBridging）風(fēng)險。在回流焊過程中，熔化的焊料在表面張力作用下極易在狹窄的間距內(nèi)發(fā)互連結(jié)構(gòu)中的占比顯著增加，導(dǎo)致信號路徑的電阻急劇上升，嚴重惡化了電源完整性（PowerIntegrity）和信號完整性（SignalIntegrity最后是底部填充先進封裝技術(shù)演進-3D通過直接鍵合（DirectBonding）和混合鍵合（HybridB40-6045-65521先進封裝技術(shù)演進-3D鍵合可以實現(xiàn)3D晶圓堆疊、亞10微米超細間距以及無凸塊設(shè)計，實現(xiàn)了極高的I/O密度、帶寬和存儲密度，從而帶來顯著的系統(tǒng)性能提升與封裝高度縮減；然而，其大規(guī)模量產(chǎn)仍受制于多重技術(shù)瓶頸，包括對表面平坦化與潔凈度的苛刻要求、互連對準的高精度門檻、高優(yōu)勢挑戰(zhàn)度污染物會降低良率；需極高的表面潔凈度以保納米級測量（間距、粗糙度、平整度）難度先進封裝技術(shù)演進-3D直接鍵合，通常指不使用任何中間粘合劑，僅依靠分子間作用力將兩個鏡面拋光的表面結(jié)合在一起的技術(shù)。通常涉及電介質(zhì)-電介質(zhì)（Dielectric-to-Dielectric）一般直接鍵合工藝包括表面活化與親水性、退火、及TSV。晶圓表面必須經(jīng)過極其嚴格的化學(xué)機械拋光（CMP使其粗糙度（Ra）降通過等離子體（Plasma）處理進行表面活化。等離子體轟擊會打斷表面的Si-O鍵，形成高活性的懸掛鍵，并使其極易吸附環(huán)境中的水分；為了獲得高強度的永先進封裝技術(shù)演進-3D混合鍵合（HybridBonding）是直接鍵合技術(shù)的進階形態(tài)。它在一個單一的界面上，同時實現(xiàn)了電介質(zhì)的機械鍵合和嵌入式金屬（通常直接鍵合將同質(zhì)，如介質(zhì)層直接鍵合，形成介質(zhì)-介質(zhì)的鍵合界面，而混合鍵合是將介質(zhì)層與互連層同時鍵合，形成垂直電通路?！蜏赝嘶穑P(guān)鍵點在于潔凈度、顆粒、表面粗糙度/平坦度、翹曲。對于混合鍵合，工序額外需要實現(xiàn)金屬互連結(jié)構(gòu)制作。制作金屬焊盤藝里通常涉及沉積/電鍍、刻蝕、阻擋/種子層等）并且混合鍵合要求更高的平整度，金屬焊盤與周圍介質(zhì)幾乎同一平面（共面否則會出現(xiàn)介質(zhì)先頂住導(dǎo)致金屬接觸不上、或局部短路/對于金屬表面狀態(tài)管理、對準、退火工藝，混合鍵合均有更高要求。因為要把兩邊的金屬焊盤陣列一一對上（pitch越小，對準越難且退火工藝需要促進金屬接觸更充分（擴散/原子接觸增強最終得到穩(wěn)定的互連。先進封裝技術(shù)演進-3D根據(jù)被鍵合對象（晶圓、裸片）的不同，衍生出多種集成架構(gòu)。每種架構(gòu)在吞吐量、良率成本、對準精度及應(yīng)用場景上存在顯著的工程權(quán)衡。W2W是指將兩整片晶圓（通常均為300mm規(guī)格）進行整面對準、鍵合，隨后進行減薄、TSV露頭及切割的工藝流程。這是目前混合鍵合技術(shù)中最成熟、應(yīng)用最廣泛的形態(tài)：?吞吐量優(yōu)勢：W2W具有天然的并行處理優(yōu)勢。一次對準和鍵合操作即可同時完成成千上萬個芯片的連接。相比之下，D2W需要重復(fù)數(shù)千次“拾取-放置”動作?潔凈度與工藝控制：完整的晶圓表面更平整、更易于清洗，且沒有芯片切割帶來的硅粉塵污染風(fēng)險，因此更容易實現(xiàn)混合鍵合所需的“零顆?！杯h(huán)境。?良率耦合陷阱（YieldCompounding假設(shè)TopWafer和BottomWafer的良率均為90%（0.9在W2W過程中，位置固定的“壞芯片”可能會與“好芯片”結(jié)合，導(dǎo)致最終成品良率僅為0.81（0.9×0.9）。如果堆疊層數(shù)增加到4層，良率將驟降至65%（A=0.94）。因此，W2W僅適用于工藝極度成熟、良率極高（>95%甚至98%）且上下層芯片尺寸一致的場景。D2W是將經(jīng)過測試、切割后的獨立裸片（KGD逐個拾取并以高精度鍵合到目標(biāo)晶圓（TargetWafer）的特定位置上,是實現(xiàn)高性能異構(gòu)集成（HeterogeneousIntegration）的方案:?已知好芯片（KGD）策略：D2W的核心價值在于良率解耦。制造方可以預(yù)先測試裸片，只將合格的芯片（KGD）鍵合到目標(biāo)晶圓的合格區(qū)域上。這意味著大尺寸邏輯芯片（如CPU、GPU）不會因為與壞芯片鍵合而報廢。對于良率波動較大的先進制程節(jié)點，D2W是經(jīng)濟上唯一可行的方案?靈活性：D2W允許將不同尺寸、不同功能（Logic,Memory,Analog）、不同工藝節(jié)點（如3nmLogic+28nmI/O）、甚至不同材料（Si+GaAs/GaN）的芯片集成在同一個中介層或晶圓上?吞吐量與成本挑戰(zhàn)：逐個芯片的“拾取-清洗-活化-對準-放置”過程極其耗時。傳統(tǒng)倒裝焊機的速度（UPH）在混合鍵合的高精度要求下會大幅下降。目前，提升D2W貼片機的UPH是設(shè)備廠商的競爭焦點?顆粒管理：晶圓切割過程（Sawing）會產(chǎn)生大量微米級硅屑。而在混合鍵合中，任何微粒都會導(dǎo)致鍵合失效。因此，D2W必須配合成本較高的等離子切割（PlasmaDicing）或激光隱形切割技術(shù)，以及復(fù)雜的單芯片清洗工藝先進封裝技術(shù)演進-3D/Cleaning)先進封裝技術(shù)演進-3D為了解決吞吐量問題及異質(zhì)鍵合，D2W領(lǐng)域分化出兩條技術(shù)路線，即直接放置（DirectPlacementD2W）與集體鍵合（CollectiveD2W/Co-D2W）。直接放置（DirectPlacement）直接放置：使用超高精度的倒裝焊機將清洗活化后的芯片直接鍵合到目標(biāo)晶圓上。這是目前的主流方案，也是AMD3DV-Cache（基于TSMCSoIC）采用的量產(chǎn)方案。其挑戰(zhàn)在于如何在保持<200直接放置（DirectPlacement）集體鍵合：這是一種折衷方案，旨在結(jié)合W2W的高效率和D2W的KGD優(yōu)勢。首先將篩選后的KGD以較低精度快速放置在一個臨時載板（CarrierWafer）上；清洗整個載板；然后將載板與目標(biāo)晶圓進行一次性W2W鍵合；最后剝離載板。優(yōu)勢在于將費時的高精度對準轉(zhuǎn)化為一次性的晶圓級對準，且可以在載板上進行更徹底的晶圓級清洗。EVG和IMEC大力推崇此路線，認為其在大規(guī)模生產(chǎn)中更具潛力。先進封裝技術(shù)演進-3D先進封裝技術(shù)演進-3D構(gòu)+外圍電路片先進封裝技術(shù)演進-3DHybridBond預(yù)計2027年三星推出X-cubeHybridBondHybridBond預(yù)計2027年三星推出X-cubeHybridBondIntelFoverosDirect推遲至2026(ClearwaterForest)。未來趨勢：轉(zhuǎn)接板上多裸片混合鍵合(Multi-dieHybridBondW2Wμbump/TSVWireBond2016:SonyCIS(Zi-bond)->YMTC3DNAND->未來:CBADRAM(直接分子鍵合)。將被更多存儲和邏輯廠商采用。過去十年廣泛用于堆疊，演進為微柱(micropillar)。仍是HBM,3DS和硅轉(zhuǎn)接板等高端產(chǎn)品的首選方案。傳統(tǒng)低成本方案。雖高密度互連受限，但仍是低中端產(chǎn)品首選。先進封裝技術(shù)演進-3D?3D鍵合工藝依賴一系列高精度設(shè)備，其主要包括鍵合機、表面活化處理設(shè)備、對準系統(tǒng)、?鍵合機（WaferBonder負責(zé)晶圓/晶片的精密對準與鍵合。在W2W或D2W流程中?表面活化處理設(shè)備：在鍵合前對器件表面進行活化處理，提高成鍵能力。常見方法為等離子體活化或化學(xué)預(yù)處理。等離子體活化工具（如?對準系統(tǒng)（Aligner）：用于實現(xiàn)兩側(cè)晶圓/晶片的精準對位。W2W鍵合通常使用雙顯微鏡/光學(xué)對準系統(tǒng)，實現(xiàn)亞微米級?清洗系統(tǒng)：用于鍵合前后去除顆粒和有機殘留物。晶圓清洗設(shè)備（如Megasonic/超聲波清洗、SC-1/SC-2化學(xué)槽、Deioniz確保表面潔凈度滿足空洞容忍度。目前也出現(xiàn)專門的晶片清洗+活化一體化系統(tǒng)（如EVG320D2W系統(tǒng)）用于D2W工藝，它結(jié)合了微米?化學(xué)機械拋光設(shè)備（CMP用于使鍵合層達到所需的表面光潔度。該設(shè)備可將介電層表面拋光至約0.5納米的平整度與光潔度，銅焊盤則需達到約1納米的標(biāo)準。?對于芯片對晶圓及芯片對芯片鍵合，需采用等離子切割技術(shù)以高精度、低損傷的方式將芯片從晶圓上分離。這種非接觸式工藝能保持芯片先進封裝技術(shù)演進-3D清洗與表面活化量測與缺陷設(shè)備清洗與表面活化量測與缺陷設(shè)備需CMPmaterials CMPmaterials 先進封裝市場-2.5D、3D工藝價值量高從單位封裝成本來看，不含基板價值量中由于使用Si中介層、模塑中介層嵌入硅橋技術(shù)良率、工藝復(fù)雜度相對較高，單位價值量較高。存ASP/mm2（$/mm2)硅中介層-CoWoS-S(臺積電技術(shù))