第5章時序邏輯電路5.1概述5.2同步時序邏輯電路的分析5.3異步時序邏輯電路的分析5.4同步時序邏輯電路的設(shè)計5.5計數(shù)器5.6寄存器5.1概述時序邏輯電路由組合邏輯電路和具有記憶功能的觸發(fā)器組成。它與組合邏輯電路不同，組合邏輯電路某時刻的輸出僅取決于該時刻的輸入狀態(tài)，而時序邏輯電路某時刻的輸出不僅取決于該時刻的輸入狀態(tài)，還與電路原來的狀態(tài)有關(guān)。即時序電路的輸出狀態(tài)由輸入信號和電路的原狀態(tài)共同決定。5.1.1時序邏輯電路的結(jié)構(gòu)框圖時序邏輯電路的基本結(jié)構(gòu)框圖如圖5.1.1所示，從圖中可以看出它由兩部分組成:組合邏輯電路和存儲電路。這些信號之間的邏輯關(guān)系為下一頁

返回5.1概述5.1.2時序邏輯電路的分類(1)根據(jù)時鐘脈沖控制的特點(diǎn)，時序邏輯電路分為同步時序邏輯電路和異步時序邏輯電路。在同步時序邏輯電路中，電路只存在一個公共的時鐘脈沖GP，而所有觸發(fā)器狀態(tài)的更新均在同一時鐘脈沖GP的控制下同時發(fā)生的，即電路的狀態(tài)變化是同步進(jìn)行的。而在異步時序邏輯電路中，只有部分觸發(fā)器與輸入時鐘脈沖GP相連，其余觸發(fā)器則受電路內(nèi)部信號觸發(fā)，故并非所有觸發(fā)器狀態(tài)的更新都是同時發(fā)生的，有先有后，即電路狀態(tài)變化是異步進(jìn)行的。上一頁

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返回5.1概述(2)根據(jù)邏輯功能不同，時序邏輯電路可分為計數(shù)器、寄存器、順序脈沖發(fā)生器等。(3)根據(jù)結(jié)構(gòu)和制造工藝不同，時序邏輯電路可分為TTL型和CMOS型。5.1.3時序邏輯電路功能的表示方法時序電路的邏輯功能可以用邏輯圖、邏輯方程組、狀態(tài)表、狀態(tài)圖、卡諾圖和時序圖等方法來表示，它們之間本質(zhì)上是相通的，可以相互轉(zhuǎn)換。1.邏輯方程組時序邏輯電路的邏輯表達(dá)式主要包含輸出方程、驅(qū)動方程和狀態(tài)方程。上一頁

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返回5.1概述2.狀態(tài)表狀態(tài)表又稱為狀態(tài)轉(zhuǎn)換真值表，它反映了觸發(fā)器從現(xiàn)態(tài)到次態(tài)的轉(zhuǎn)換。狀態(tài)表的每一行代表了一次狀態(tài)轉(zhuǎn)換，表示電路的狀態(tài)從左側(cè)的現(xiàn)態(tài)轉(zhuǎn)換到右側(cè)的次態(tài)。在分析和設(shè)計時序電路時，常用到狀態(tài)表。3.狀態(tài)圖狀態(tài)圖又稱狀態(tài)轉(zhuǎn)換圖，是時序電路特有的邏輯表達(dá)形式。它以圖形的形式表示時序電路的狀態(tài)變化，以圓圈將時序電路的每一個可能的狀態(tài)圈起來，并根據(jù)狀態(tài)表中現(xiàn)態(tài)和次態(tài)的關(guān)系，在各個狀態(tài)之間用箭頭連接表示變化方向。上一頁

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返回5.1概述4.卡諾圖形式與組合邏輯電路完全一樣，只是時序邏輯電路卡諾圖的輸出變量為各觸發(fā)器的次態(tài)，輸入變量除輸入信號外，還有各觸發(fā)器的現(xiàn)態(tài)。5.時序圖時序圖又稱為波形圖，它以波形變化的形式來表示輸入、輸出信號之間的關(guān)系。時序圖是時序電路最常用的表示方法。6.邏輯電路圖邏輯圖是由各種邏輯符號按表達(dá)式的邏輯關(guān)系連接而成的電路圖。畫法與組合電路相同，只是時序電路的基本構(gòu)成單元主要采用觸發(fā)器。上一頁

返回5.2同步時序邏輯電路的分析所謂時序邏輯電路的分析就是根據(jù)給定的時序邏輯電路，通過寫出它的邏輯方程組，求出狀態(tài)轉(zhuǎn)換真值表，分析其輸出狀態(tài)和輸出信號在輸入變量和時鐘脈沖作用下的轉(zhuǎn)換規(guī)律。5.2.1同步時序邏輯電路的分析方法在同步時序邏輯電路中，由于所有觸發(fā)器都由同一個時鐘脈沖信號控制，故分析時可不考慮時鐘脈沖條件。需根據(jù)給定的時序邏輯電路求出狀態(tài)圖或時序圖，以確定電路的邏輯功能及特點(diǎn)。1.寫出驅(qū)動方程和輸出方程所謂輸出方程是指時序邏輯電路的輸出函數(shù)表達(dá)式;而驅(qū)動方程則是各觸發(fā)器輸入信號的邏輯函數(shù)表達(dá)式，如JK觸發(fā)器就是J和K的邏輯表達(dá)式等。下一頁

返回5.2同步時序邏輯電路的分析2.求狀態(tài)方程將驅(qū)動方程代入相應(yīng)觸發(fā)器的特性方程，可得電路的狀態(tài)方程，即次態(tài)方程。狀態(tài)方程就是觸發(fā)器次態(tài)酬’+‘的表達(dá)式，它是觸發(fā)器的現(xiàn)態(tài)與輸入變量的函數(shù)。3.畫出綜合狀態(tài)卡諾圖和輸出卡諾圖，或者列出狀態(tài)轉(zhuǎn)換真值表根據(jù)上述的各狀態(tài)方程分別畫出各觸發(fā)器次態(tài)對應(yīng)的狀態(tài)卡諾圖，并將各個觸發(fā)器的狀態(tài)卡諾圖綜合起來，按順序全部填人另一卡諾圖中得到綜合狀態(tài)卡諾圖。當(dāng)然，也可以將電路現(xiàn)態(tài)的各種取值組合逐個代入狀態(tài)方程和輸出方程，計算出相應(yīng)的次態(tài)和輸出的值，從而列出狀態(tài)轉(zhuǎn)換真值表。上一頁

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返回5.2同步時序邏輯電路的分析4.畫出狀態(tài)轉(zhuǎn)換圖和時序圖根據(jù)上述綜合狀態(tài)卡諾圖(或根據(jù)狀態(tài)真值表)畫出對應(yīng)的狀態(tài)轉(zhuǎn)換圖，狀態(tài)圖是指電路由現(xiàn)態(tài)轉(zhuǎn)換到次態(tài)的示意圖，圖中用帶箭頭的轉(zhuǎn)移連線將所有的狀態(tài)連接起來，箭頭指向電路的次態(tài)，箭尾指向電路的現(xiàn)態(tài)，并用斜線標(biāo)注對應(yīng)輸出信號的取值。電路的時序圖是指在時鐘脈沖作用下，各觸發(fā)器狀態(tài)變化的波形圖。5.確定電路的邏輯功能并檢測能否自啟動根據(jù)得到的狀態(tài)圖和時序圖進(jìn)行分析，確定該時序電路的邏輯功能與工作特點(diǎn)，并進(jìn)行簡要的文字說明。所謂自啟動是指假如由于某種原因使電路進(jìn)入某個不用的狀態(tài)(即無效工作狀態(tài))，在時鐘脈沖作用下，電路能直接或間接的自動返回到有效的工作狀態(tài)，說明該電路具有自啟動能力，否則，該電路不能自啟動。上一頁

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返回5.2同步時序邏輯電路的分析5.2.2同步時序邏輯電路的分析舉例例5.2.2試分析圖5.2.5所示時序電路的邏輯功能，列出狀態(tài)轉(zhuǎn)換真值表畫出狀態(tài)轉(zhuǎn)換圖和時序圖。解:(1)寫出驅(qū)動方程和輸出方程。(2)求狀態(tài)方程。上一頁

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返回5.2同步時序邏輯電路的分析(3)畫出綜合狀態(tài)卡諾圖。按的次序可直接畫出綜合狀態(tài)卡諾圖，如圖5.2.6所示?；蛘叽霠顟B(tài)方程和輸出方程計算后列出狀態(tài)轉(zhuǎn)換真值表，如表5.2.2所示。上一頁

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返回5.2同步時序邏輯電路的分析(4)畫狀態(tài)轉(zhuǎn)換圖和時序圖。根據(jù)圖5.2.6所示的綜合狀態(tài)卡諾圖可畫出X=0和X=1時的狀態(tài)轉(zhuǎn)換圖分別如圖5.2.7(a)和圖5.2.7(b)所示，時序圖如圖5.2.8所示。(5)確定電路的邏輯功能。從真值表可以看出，當(dāng)x=n時，電路為4進(jìn)制加法計數(shù)器;當(dāng)X=1時，電路為4進(jìn)制減法計數(shù)器。因此該電路為同步4進(jìn)制加/減可逆計數(shù)器，具有自啟動能力。上一頁

返回5.3異步時序邏輯電路的分析在同步時序邏輯電路中，所有觸發(fā)器共用一個時鐘脈沖，故分析時沒有必要對時鐘脈沖進(jìn)行特別地考慮。而在異步時序邏輯電路中只有部分觸發(fā)器的時鐘脈沖與輸入脈沖CP相連，其余觸發(fā)器的脈沖觸發(fā)信號則由電路內(nèi)部提供，因此，進(jìn)行異步時序電路分析時，各觸發(fā)器的狀態(tài)方程只有在滿足時鐘條件時才有效，所以要先寫出時鐘方程。5.3.1異步時序邏輯電路的分析方法異步時序邏輯電路的一般分析方法與同步時序電路基本相同，只是需寫出時鐘方程，并注意各觸發(fā)器的時鐘條件何時滿足。具體步驟如下:(1)根據(jù)給定的電路圖，寫出時鐘方程。

(2)寫出驅(qū)動方程和輸出方程。下一頁

返回5.3異步時序邏輯電路的分析(3)求狀態(tài)方程。

(4)畫出綜合狀態(tài)卡諾圖或狀態(tài)轉(zhuǎn)換真值表。此時應(yīng)特別注意:要考慮狀態(tài)方程的時鐘條件，只有當(dāng)某一觸發(fā)器的時鐘條件具備時，狀態(tài)方程才有效，否則，各觸發(fā)器保持原來的狀態(tài)不變。

(5)畫出狀態(tài)圖與時序圖。

(6)確定電路的邏輯功能并檢測能否自啟動。5.3.2異步時序邏輯電路的分析舉例下面通過舉例來具體說明異步時序邏輯電路的一般分析方法。上一頁

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返回5.3異步時序邏輯電路的分析例5.3.1分析如圖5.3.1所示異步時序電路的邏輯功能，并畫出狀態(tài)轉(zhuǎn)換圖和時序圖。解:(1)寫出時鐘方程(2)寫出驅(qū)動方程和輸出方程上一頁

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返回5.3異步時序邏輯電路的分析(4)畫出綜合狀態(tài)卡諾圖注意:狀態(tài)方程只有在滿足其時鐘方程的下降沿才會有效，否則無效，即保持原來的狀態(tài)。得卡諾圖如圖5.3.2所示。或者根據(jù)狀態(tài)方程列出狀態(tài)轉(zhuǎn)換真值表，如表5.3.1所示。(5)畫出狀態(tài)圖和時序圖根據(jù)卡諾圖畫出狀態(tài)圖和時序圖如圖5.3.3所示。(6)電路的邏輯功能說明由狀態(tài)圖可知，有效循環(huán)圈中有六個有效狀態(tài)，故該電路的邏輯功能為:異步六進(jìn)制加法計數(shù)器。因為110,111這兩個無效狀態(tài)在CP作用下可自動進(jìn)入有效的循環(huán)圈，說明該電路具有自啟動能力。上一頁

返回5.4同步時序邏輯電路的設(shè)計時序邏輯電路的設(shè)計是時序電路分析的逆過程，是根據(jù)給定的設(shè)計任務(wù)選擇合適的器件，設(shè)計出符合要求的邏輯電路。因同步時序邏輯電路各觸發(fā)器共用一個時鐘脈沖信號，設(shè)計時時鐘信號可以不作考慮。下面討淪同步時序邏輯電路的一般分析方法。5.4.1同步時序邏輯電路的設(shè)計方法同步時序邏輯電路的設(shè)計過程一般按如下步驟進(jìn)行:1.根據(jù)設(shè)計要求，確定所用觸發(fā)器的個數(shù)及類型可根據(jù)設(shè)計電路的有效狀態(tài)數(shù)M，確定觸發(fā)器的個數(shù)n，它們之間必須滿足2n≥M。同時確定所選用觸發(fā)器的類型，由于不同邏輯功能的觸發(fā)器其驅(qū)動方程不同，因此，設(shè)計出來的電路也不同。下一頁

返回5.4同步時序邏輯電路的設(shè)計2.畫出狀態(tài)轉(zhuǎn)換圖根據(jù)給定的設(shè)計要求，先確定電路的狀態(tài)數(shù)，弄清楚現(xiàn)態(tài)和次態(tài)之間的關(guān)系，并為每一個狀態(tài)指定一個二進(jìn)制編碼，可得到電路的狀態(tài)轉(zhuǎn)換圖，確定之后要反復(fù)核對該狀態(tài)圖是否滿足設(shè)計要求。這一步是同步時序邏輯電路設(shè)計的關(guān)鍵。3.畫出電路的狀態(tài)卡諾圖及輸出卡諾圖根據(jù)狀態(tài)轉(zhuǎn)換圖可畫出綜合狀態(tài)卡諾圖和輸出卡諾圖，并將綜合狀態(tài)卡諾圖分解成各觸發(fā)器Qn+1的狀態(tài)卡諾圖。注意:有效循環(huán)圈之外不用的狀態(tài)視為無效工作狀態(tài)，可當(dāng)作無關(guān)項來處理，在卡諾圖中用“×”表示。上一頁

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返回5.4同步時序邏輯電路的設(shè)計4.化簡得狀態(tài)方程和輸出方程根據(jù)各觸發(fā)器的狀態(tài)卡諾圖化簡分別得各Qn+1觸發(fā)器的狀態(tài)方程，同時化簡得輸出方程。注意:為便于直接從狀態(tài)方程得出下一步待求的驅(qū)動方程，在對狀態(tài)卡諾圖進(jìn)行圈組并化簡時，應(yīng)使最后得到的狀態(tài)方程形式符合所采用觸發(fā)器的特性方程形式，而不能簡單的化為最簡表達(dá)式。5.寫出驅(qū)動方程將上一步得到的各觸發(fā)器的狀態(tài)方程與其特性方程比較，可以直接寫出驅(qū)動方程。6.檢查電路能否自啟動，并畫出邏輯電路圖。

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返回5.4同步時序邏輯電路的設(shè)計對于存在無效工作狀態(tài)的邏輯設(shè)計，則需要將無效狀態(tài)的值代入狀態(tài)方程中，檢驗當(dāng)電路進(jìn)入無效狀態(tài)后能否直接或間接地自動進(jìn)入有效循環(huán)圈中的正常工作狀態(tài)，來判斷設(shè)計的電路是否具備自啟動能力。對于不能自啟動的電路，則需要修改設(shè)計，使電路能夠自啟動。同時，根據(jù)所得到的驅(qū)動方程與輸出方程，畫出所設(shè)計的邏輯電路圖。5.4.2同步時序邏輯電路的設(shè)計舉例為加強(qiáng)理解，下面舉例說明同步時序邏輯電路的設(shè)計過程。上一頁

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返回5.4同步時序邏輯電路的設(shè)計例5.4.1用JK觸發(fā)器沒計一個同步五進(jìn)制加法計數(shù)器。(1)確定觸發(fā)器的個數(shù)。因為五進(jìn)制加法計數(shù)器共有5個有效狀態(tài)，根據(jù)23>5，故需要用3個JK觸發(fā)器來構(gòu)成。(2)畫出狀態(tài)轉(zhuǎn)換圖。按照五進(jìn)制加法計數(shù)的規(guī)律，對每個狀態(tài)進(jìn)行二進(jìn)制編碼后的狀態(tài)轉(zhuǎn)換圖如圖5.4.1所示。(3)畫出狀態(tài)卡諾圖及輸出卡諾圖。根據(jù)狀態(tài)轉(zhuǎn)換圖可知，101,110,111為無效狀態(tài)，在圖中作無關(guān)項處理，有利于設(shè)計電路的簡化，如圖5.4.2所示。上一頁

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返回5.4同步時序邏輯電路的設(shè)計(4)化簡得狀態(tài)方程和輸出方程。對各狀態(tài)卡諾圖和輸出卡諾圖進(jìn)行化簡，得到相應(yīng)的狀態(tài)方程和輸出方程。注意:因為本設(shè)計采用JK觸發(fā)器，化簡時，在要保留該保留的因子的前提下，化簡為最簡表達(dá)式。如圖5.4.3所示。化簡后得各觸發(fā)器的狀態(tài)方程和輸出方程分別為:上一頁

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返回5.4同步時序邏輯電路的設(shè)計(5)寫出驅(qū)動方程。(6)檢查電路能否自啟動，并畫出邏輯電路圖。根據(jù)狀態(tài)方程卡諾圖化簡的圈組情況可知，3個無效狀態(tài)能在CP的作用下自動進(jìn)入有效循環(huán)圈，故該電路能夠自啟動。根據(jù)所得到的驅(qū)動方程與輸出方程，畫出所設(shè)計的邏輯電路圖如圖5.4.4所示。上一頁

返回5.5計數(shù)器

計數(shù)器是數(shù)字系統(tǒng)中最常用的時序邏輯電路之一，其主要功能是累計輸入時鐘脈沖的個數(shù)，常用作定時、分頻、產(chǎn)生節(jié)拍脈沖與計算等。計數(shù)器累計輸入脈沖的最大數(shù)目稱為計數(shù)器的“?！保址Q為計數(shù)長度或計數(shù)容量，用M來表示，它是指計數(shù)器有效循環(huán)中的有效狀態(tài)數(shù)。計數(shù)器的種類很多，從不同的角度有不同的分類。按計數(shù)器中觸發(fā)器的狀態(tài)更新不同可分為同步計數(shù)器和異步計數(shù)器。同步計數(shù)器中所有觸發(fā)器使用同一脈沖，當(dāng)計數(shù)脈沖的有效沿到來時，所有觸發(fā)器均隨輸入信號及現(xiàn)態(tài)進(jìn)行狀態(tài)更新;異步計數(shù)器中因各觸發(fā)器不受同一脈沖控制，其狀態(tài)的更新只在各觸發(fā)器時鐘脈沖的有效狀態(tài)。其中，同步計數(shù)器的速度比異步計數(shù)器要快。下一頁

返回5.5計數(shù)器按計數(shù)進(jìn)制不同可分為二進(jìn)制、十進(jìn)制和任意進(jìn)制計數(shù)器。按計數(shù)時數(shù)值變化的規(guī)律可分為遞增計數(shù)器、遞減計數(shù)器、可逆計數(shù)器。遞增計數(shù)器又稱為加法計數(shù)器，計數(shù)時隨時鐘脈沖的輸入，計數(shù)狀態(tài)變化的規(guī)律是逐次遞增的;遞減計數(shù)器又稱為減法計數(shù)器，其狀態(tài)變化的規(guī)律是隨時鐘脈沖逐次遞減的;可逆計數(shù)器可以通過控制端對計數(shù)時的狀態(tài)變化規(guī)律進(jìn)行控制，既可以實現(xiàn)遞增計數(shù)，也可以實現(xiàn)遞減計數(shù)。5.5.1異步計數(shù)器一、異步二進(jìn)制計數(shù)器一個觸發(fā)器有0和1兩個狀態(tài)，它可以表示1位的二進(jìn)制數(shù)，故n位的二進(jìn)制計數(shù)器可由n個觸發(fā)器構(gòu)成。上一頁

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返回5.5計數(shù)器1.異步二進(jìn)制加法計數(shù)器按二進(jìn)制編碼方式進(jìn)行加法運(yùn)算的電路，稱為二進(jìn)制加法計數(shù)器，每輸入一個時鐘脈沖進(jìn)行一次加1運(yùn)算。根據(jù)二進(jìn)制加法計數(shù)的規(guī)律，在每到來一個時鐘脈沖CP時，狀態(tài)如表5.5.1所示。因此，二進(jìn)制加法計數(shù)器要滿足上述規(guī)律，觸發(fā)器應(yīng)當(dāng)滿足2個條件:(1)每輸入一個時鐘脈沖CP(計數(shù)器加1，即遞增1)，觸發(fā)器應(yīng)翻轉(zhuǎn)一次。上一頁

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返回5.5計數(shù)器(2)當(dāng)?shù)臀挥|發(fā)器由1狀態(tài)變?yōu)?。狀態(tài)時(此變化相當(dāng)于一個下降沿)，應(yīng)輸出一個進(jìn)位信號CO使高位加1，這時高位觸發(fā)器應(yīng)發(fā)生翻轉(zhuǎn)，即應(yīng)使低位從1狀態(tài)到0狀態(tài)的跳變成為高位觸發(fā)器CP的有效沿。由上面的結(jié)淪可以總結(jié)出構(gòu)成低位異步二進(jìn)制加法計數(shù)器的方法:(1)由n個計數(shù)型觸發(fā)器組成(JK和D觸發(fā)器均可);(2)對于CP為下降沿觸發(fā)有效的觸發(fā)器，直接將低位的口接到高位的CP;而對于CP為上升沿觸發(fā)有效的觸發(fā)器，則將低位的口接到高位的CP。上一頁

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返回5.5計數(shù)器圖5.5.2(a)所示為用JK觸發(fā)器組成的4位異步二進(jìn)制加法計數(shù)器,FF0~FF3均接成計數(shù)型觸發(fā)器，下降沿觸發(fā)有效。根據(jù)圖5.5.2(a)所示的電路圖可畫出此計數(shù)器的工作波形如圖5.5.2(b)所示，它形象的反映了計數(shù)過程。根據(jù)計數(shù)器的工作波形可列出它的計數(shù)器狀態(tài)變化情況如表5.5.2所示。從表中可以看出，當(dāng)輸入第16個脈沖CP時，計數(shù)器又重新返回初始的0000狀態(tài)，完成一次計數(shù)循環(huán)。可見，4位二進(jìn)制加法計數(shù)器共有16個有效狀態(tài)，故又稱為1位十六進(jìn)制加法計數(shù)器。上一頁

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返回5.5計數(shù)器圖5.5.3所示為上升沿觸發(fā)有效的D觸發(fā)器組成的4位異步二進(jìn)制加法計數(shù)器的邏輯電路圖，因為當(dāng)?shù)臀挥|發(fā)器口端由1變?yōu)?時，輸出一個上升沿，正好作為進(jìn)位信號去觸發(fā)高位觸發(fā)器翻轉(zhuǎn)，故將低位的輸出端口接高位的時鐘輸入端CP。2.異步二進(jìn)制減法計數(shù)器按二進(jìn)制編碼方式進(jìn)行減法運(yùn)算的電路，稱為二進(jìn)制減法計數(shù)器，每輸入一個時鐘脈沖進(jìn)行一次減1運(yùn)算。根據(jù)二進(jìn)制減法計數(shù)的規(guī)律，在每到來一個時鐘脈沖CP時，狀態(tài)如表5.5.3所示。因此，二進(jìn)制減法計數(shù)要滿足上述規(guī)律，觸發(fā)器應(yīng)滿足2個條件:上一頁

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返回5.5計數(shù)器(1)每輸入一個脈沖CP(計數(shù)器減1，即遞減1)，觸發(fā)器應(yīng)翻轉(zhuǎn)一次。(2)當(dāng)?shù)臀挥|發(fā)器由。狀態(tài)變?yōu)?狀態(tài)時(此變化相當(dāng)于一個上升沿)，應(yīng)輸出一個借位信號BO使高位減1，這時高位觸發(fā)器應(yīng)發(fā)生翻轉(zhuǎn)，即應(yīng)使低位從0狀態(tài)到1狀態(tài)的跳變成為高位觸發(fā)器CP的有效沿。由上面的結(jié)淪可以總結(jié)出構(gòu)成n位異步二進(jìn)制減法計數(shù)器的方法:(1)由n個計數(shù)型觸發(fā)器組成(JK和D觸發(fā)器均可);(2)對于CP為上升沿觸發(fā)有效的觸發(fā)器，直接將低位的口接到高位的CP;而對于CP為下降沿觸發(fā)有效的觸發(fā)器，則將低位的口接到高位的CP。上一頁

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返回5.5計數(shù)器圖5.5.4(a)所示為用JK觸發(fā)器組成的4位異步二進(jìn)制減法計數(shù)器，下降沿觸發(fā)有效。根據(jù)電路圖5.5.4(a)畫出此計數(shù)器的工作波形如圖5.5.4(b)所示。同理，如果采用上升沿觸發(fā)有效的D觸發(fā)器來構(gòu)成異步二進(jìn)制減法計數(shù)器，借位信號應(yīng)從低位觸發(fā)器的口端引出，即將低位觸發(fā)器的輸出端口接高位觸發(fā)器的時鐘輸入CP，其具體電路和工作波形請讀者自行畫出。異步二進(jìn)制計數(shù)器的計數(shù)脈沖只加到最低位觸發(fā)器的CP端，其他各觸發(fā)器則由相鄰觸發(fā)器的輸出端來控制，逐級觸發(fā)翻轉(zhuǎn)實現(xiàn)進(jìn)位的，像波浪一樣推進(jìn)，故亦稱為波紋計數(shù)器。上一頁

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返回5.5計數(shù)器3.異步二進(jìn)制計數(shù)器的級間連接規(guī)律異步二進(jìn)制計數(shù)器的級間連接十分簡單，高位觸發(fā)器的時鐘脈沖輸入端就是低位觸發(fā)器的輸出端。究竟應(yīng)接低位的Q端還是高位Q端，取決于組成計數(shù)器的觸發(fā)器是上升沿觸發(fā)還是下降沿觸發(fā)，以及計數(shù)器是遞增計數(shù)還是遞減計數(shù)。表5.5.5列出了對于遞增計數(shù)和遞減計數(shù)兩種計數(shù)器，采用不同觸發(fā)沿的觸發(fā)器組成計數(shù)器時計數(shù)器級間連接規(guī)律。從以上分析可以看出，異步二進(jìn)制計數(shù)器具有電路組成簡單、連接線少等優(yōu)點(diǎn)，但存在工作速度低、容易產(chǎn)生過渡干擾脈沖等缺點(diǎn)。4.異步二進(jìn)制計數(shù)器的集成電路上一頁

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返回5.5計數(shù)器集成異步二進(jìn)制計數(shù)器的基本結(jié)構(gòu)可參考本節(jié)前部分所講的電路組成，同時為了使用和擴(kuò)展方便，在集成電路中還增加了一些輔助功能，現(xiàn)舉例加以說明。圖5.5.5(a)所示為集成異步二一八一十六進(jìn)制加法計數(shù)器CT74LS197的電路結(jié)構(gòu)框圖。由圖可以看出，CT74LS197內(nèi)部實際上是由兩個相對獨(dú)立的計數(shù)器組成，其中，CP0為二進(jìn)制計數(shù)器的時鐘脈沖輸入端，Q0為二進(jìn)制計數(shù)器的輸出端;CP1為八進(jìn)制計數(shù)器的時鐘脈沖輸入端，Q3、Q2、Q1為八進(jìn)制計數(shù)器的輸出端，兩個計數(shù)器的輸入脈沖CP均為下降沿有觸發(fā)有效。圖5.5.5(b)所示為CT74LS197的邏輯功能示意圖。上一頁

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返回5.5計數(shù)器CT74LS197的功能表如表5.5.5所示。由該表可以看出它有如下功能:(1)異步清0功能。當(dāng)CR=0時，無淪其他輸入端為何信號，計數(shù)器都將清0。(2)異步并行置數(shù)功能。當(dāng)時，無論其他輸入端為何信號，都將使并行數(shù)據(jù)輸入端D3~D0輸入的數(shù)據(jù)d3~d0被置入計數(shù)器，Q3Q2Q1Q0=d1d2d3d0，完成并行置數(shù)動作。(3)計數(shù)功能。上一頁

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返回5.5計數(shù)器當(dāng)時，計數(shù)器處于計數(shù)工作狀態(tài)。①將輸入脈沖CP加在CP0端，CP1接1或0,整個集成電路相當(dāng)于1位二進(jìn)制計數(shù)器，Q0為該計數(shù)器的輸出端。②將輸入脈沖CP加在CP1端，CP0接1或0,整個集成電路相當(dāng)于3位二進(jìn)制計數(shù)器。③將輸入脈沖CP加在CP0端，同時將CP1與Q0相連，則構(gòu)成4位二進(jìn)制加法計數(shù)器。上一頁

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返回5.5計數(shù)器二、異步十進(jìn)制計數(shù)器按十進(jìn)制數(shù)運(yùn)算規(guī)律進(jìn)行計數(shù)的電路稱為十進(jìn)制計數(shù)器。在電路中要實現(xiàn)真正的十進(jìn)制是不太現(xiàn)實的，因為在電路中很難用電平的方式將所有的十進(jìn)制數(shù)表示出來，所以在數(shù)字電路中一般都是采用二進(jìn)制編碼方式來表示十進(jìn)制數(shù)，即BCD碼。故十進(jìn)制計數(shù)器又稱為二一十進(jìn)制計數(shù)器，或BCD碼計數(shù)器。在十進(jìn)制計數(shù)器中，最常見的是8421BCD碼計數(shù)器。圖5.5.6所示為由JK觸發(fā)器構(gòu)成的8421BCD碼異步十進(jìn)制加法計數(shù)器。利用二進(jìn)制數(shù)0000~1001形成十進(jìn)制的十個有效循環(huán)狀態(tài)，而1010~1111這六個狀態(tài)作為無效狀態(tài)。上一頁

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返回5.5計數(shù)器按照異步時序邏輯電路的分析方法，首先寫出其時鐘方程:同時，寫出驅(qū)動方程:上一頁

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返回5.5計數(shù)器將驅(qū)動方程代入特性方程得狀態(tài)方程:根據(jù)狀態(tài)方程狀態(tài)列出綜合狀態(tài)卡諾圖如圖5.5.7所示。上一頁

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返回5.5計數(shù)器將綜合狀態(tài)卡諾圖轉(zhuǎn)換成狀態(tài)圖如圖5.5.8(a)所示，根據(jù)電路結(jié)構(gòu)分析得其工作波形如圖5.5.8(b)所示。由狀態(tài)圖和工作波形可以看出，該電路是一個按照8421BCD碼計數(shù)的異步十進(jìn)制加法計數(shù)器，具備自啟動能力。2.異步十進(jìn)制計數(shù)器的集成電路集成異步十進(jìn)制計數(shù)器的型號較多，現(xiàn)以TTL集成電路CT74LS90說明。如圖5.5.9(a)所示為集成異步二一五一十進(jìn)制加法計數(shù)器CT74LS90的電路結(jié)構(gòu)框圖。如圖5.5.9(b)所示為CT74L590的邏輯功能示意圖。上一頁

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返回5.5計數(shù)器CT74L590的功能表如表5.5.7所示。由該表可以看出它有如下功能:(1)異步置9功能。當(dāng)S=S9A×S9B=1時，此時無淪其他輸入端為何信號，計數(shù)器都將置9。(2)異步清0功能。當(dāng)S=S9A×S9B=0時，若R0=R0AR0B=1，此時無論其他輸入端為何信號，計數(shù)器都將清0。(3)計數(shù)功育當(dāng)R0=R0AR0B=0且S=S9A×S9B=0時，計數(shù)器處于計數(shù)工作狀態(tài)。上一頁

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返回5.5計數(shù)器①將輸入脈沖CP加在CP0端，CP0接1或0,整個集成電路相當(dāng)于1位二進(jìn)制計數(shù)器，也為二分頻器，Q0為該計數(shù)器的輸出端。②將輸入脈沖CP加在CP0端，CP0接1或0,整個集成電路相當(dāng)于1位五進(jìn)制計數(shù)器，也為五分頻器。③將輸入脈沖CP加在CP0端，同時將CP，與Q0相連，則構(gòu)成十進(jìn)制計數(shù)器，也為分頻器。④如將輸入脈沖CP加在CP0端，同時將CP0與Q3相連，同樣構(gòu)成十進(jìn)制計數(shù)器。CT74L590沒有設(shè)專門的進(jìn)位輸出端，當(dāng)需要多片CT74L590級聯(lián)時，可直接將最高的輸出作為下一級的時鐘輸入端。上一頁

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返回5.5計數(shù)器5.5.2同步計數(shù)器一、同步二進(jìn)制計數(shù)器前面討淪的異步計數(shù)器的狀態(tài)轉(zhuǎn)換是逐級推動的，因此計數(shù)速度低。為了提高計數(shù)速度，將輸入時鐘脈沖CP同時去觸發(fā)計數(shù)器中所有的觸發(fā)器，使各觸發(fā)器狀態(tài)的更新均與CP同步，這類計數(shù)器稱為同步計數(shù)器。1.同步二進(jìn)制加法計數(shù)器用JK觸發(fā)器構(gòu)成同步二進(jìn)制計數(shù)器比較方便。對于JK觸發(fā)器而言，當(dāng)J=K=0時，輸出狀態(tài)保持不變;當(dāng)J=K=1時，每輸入一個脈沖CP,輸出狀態(tài)翻轉(zhuǎn)一次。由于同步計數(shù)器中所有的觸發(fā)器同時接到時鐘脈沖輸入端，因此只要控制各觸發(fā)器的J,K端，使它們按計數(shù)順序翻轉(zhuǎn)即可。上一頁

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返回5.5計數(shù)器一個4位二進(jìn)制加法計數(shù)器的工作波形(以CP下降沿觸發(fā)有效為例)如圖5.5.10所示。從波形圖可以分析出各觸發(fā)器的翻轉(zhuǎn)條件，從而求出相應(yīng)J,K端的控制表達(dá)式(即驅(qū)動方程)，分析結(jié)果如表5.5.8所示。根據(jù)表5.5.8可歸納出由JK觸發(fā)器組成的同步二進(jìn)制加法計數(shù)器的電路構(gòu)成規(guī)律:只有當(dāng)所有低位觸發(fā)器的均為1時，即，高位才因進(jìn)位產(chǎn)生翻轉(zhuǎn)，故各觸發(fā)器的驅(qū)動方程為:電路圖如圖5.5.11所示。上一頁

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返回5.5計數(shù)器2.同步二進(jìn)制減法計數(shù)器根據(jù)同步二進(jìn)制加法計數(shù)器的電路構(gòu)成規(guī)律可推出由JK觸發(fā)器組成的同步二進(jìn)制減法計數(shù)器的電路構(gòu)成規(guī)律:只有當(dāng)所有低位觸發(fā)器均為0時，即高位Qn才因借位產(chǎn)生翻轉(zhuǎn)，故各觸發(fā)器的驅(qū)動方程為:電路圖如圖5.5.11(a)所示，其工作波形如圖5.5.11(b)所示。上一頁

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返回5.5計數(shù)器3.同步二進(jìn)制加/減計數(shù)器由前面的討淪可知，無淪同步二進(jìn)制加法計數(shù)器還是同步二進(jìn)制減法計數(shù)器，每個觸發(fā)器的JK端都并聯(lián)成T觸發(fā)器的形式。因此，我們可以將二者組合起來，從而在一個電路中，通過控制電路實現(xiàn)加法計數(shù)和減法計數(shù)兩種功能。圖5.5.13所示為4位同步二進(jìn)制加/減可逆計數(shù)器的邏輯電路圖。

4.同步二進(jìn)制計數(shù)器的集成電路(1)集成4位同步二進(jìn)制加法計數(shù)器CT74LS161和CT74LS163。圖5.5.14所示為集成4位同步二進(jìn)制加法計數(shù)器CT74LS161的邏輯功能示意圖和引腳排列圖。上一頁

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返回5.5計數(shù)器表5.5.9為CT74L5161的功能表。從表中可以看出CT74L5161具有以下邏輯功能:①異步清0功能。當(dāng)CR=1時，無淪時鐘脈沖CP和其他輸入端為何信號，計數(shù)器都將被清0。(2)異步并行置數(shù)功能。當(dāng)時，無論其他輸入端為何信號，都將使并行數(shù)據(jù)輸入端D3~D0輸入的數(shù)據(jù)d3~d0被置入計數(shù)器，Q3Q2Q1Q0=d1d2d3d0，完成并行置數(shù)動作。上一頁

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返回5.5計數(shù)器③加法計數(shù)功能。當(dāng)時，CTT=CTP=1，在CP端輸入計數(shù)脈沖時，計數(shù)器按照自然二進(jìn)制數(shù)規(guī)律進(jìn)行加法計數(shù)。④保持功能。當(dāng)時，若CTT×CTP=0，則計數(shù)器保持原來的狀態(tài)不變。圖5.5.14同時也是集成4位同步二進(jìn)制加法計數(shù)器CT74LS163的邏輯功能示意圖和引腳排列圖，其功能如表5.5.10所示。(2)集成4位同步二進(jìn)制加/減計數(shù)器CT74LS191。圖5.5.15所示為集成4位同步二進(jìn)制加/減計數(shù)器CT74LS191的邏輯功能示意圖和引腳排列圖。上一頁

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返回5.5計數(shù)器CT74LS191的功能表如表5.5.11所示，從表中可以看出它具有以下邏輯功能:①異步并行置數(shù)功能。當(dāng)時，無論其他輸入端為何信號，都將使并行數(shù)據(jù)輸入端D3~D0輸入的數(shù)據(jù)d3~d0被置入計數(shù)器，Q3Q2Q1Q0=d1d2d3d0，完成并行置數(shù)動作。②加法計數(shù)功能。當(dāng)時，實現(xiàn)加法計數(shù)功能。③保持功能。當(dāng)時，計數(shù)器保持原來的狀態(tài)不變。上一頁

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返回5.5計數(shù)器二、同步十進(jìn)制計數(shù)器1.同步十進(jìn)制加法計數(shù)器同步十進(jìn)制計數(shù)器按計數(shù)時數(shù)值的增減變化可分為加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器三類。圖5.5.16所示為JK觸發(fā)器組成的8421BCD碼同步十進(jìn)制加法計數(shù)器的邏輯電路圖，下降沿觸發(fā)有效。根據(jù)電路圖可分析其工作原理如下。寫出驅(qū)動方程和輸出方程:上一頁

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返回5.5計數(shù)器將上述驅(qū)動方程代入JK觸發(fā)器的特性方程，得到電路的狀態(tài)方程:上一頁

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返回5.5計數(shù)器根據(jù)狀態(tài)方程狀態(tài)列出綜合狀態(tài)卡諾圖，如圖5.5.17所示。將綜合狀態(tài)卡諾圖轉(zhuǎn)換成狀態(tài)圖，如圖5.5.18所示。2.同步十進(jìn)制減法計數(shù)器圖5.5.19所示為JK觸發(fā)器組成的8421BCD碼同步十進(jìn)制減法計數(shù)器的邏輯電路圖，分析方法同上，請讀者自行分析。3.同步十進(jìn)制計數(shù)器的集成電路集成同步十進(jìn)制計數(shù)器的種類較多，常用的TTL集成同步加法十進(jìn)制計數(shù)器的型號有CT74LS160,CT74LS162等，同步可逆十進(jìn)制計數(shù)器的型號有CT74LS190,CT74LS168等。常用的CMOS集成同步加法十進(jìn)制計數(shù)器的型號有CC40160,CC40162等，同步可逆十進(jìn)制計數(shù)器的型號有CC4510,1140192等。上一頁

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返回5.5計數(shù)器(1)集成同步十進(jìn)制加法十?dāng)?shù)器CT74LS160和CT74LS162。CT74LS160和CT74LS162的邏輯功能示意圖如圖5.5.20所示，其引腳排列和使用方法均與CT74LS161和CT74LS163相同，只是其計數(shù)長度不同而已，CT74LS160和CT74LS162是十進(jìn)制計數(shù)器，而CT74LS161和CT74LS163是二進(jìn)制計數(shù)器。CT74LS160和CT74LS161采用異步清0、同步置數(shù)方式;而CT74LS162和CT74LS163采用同步清0、同步置數(shù)方式。表5.5.12為CT74LS160的功能表。從表中可以看出CT74LS160具有以下邏輯功能:上一頁

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返回5.5計數(shù)器(1)異步清0功能。當(dāng)CR=1時，無淪其他輸入端為何信號，計數(shù)器都將清0。(2)異步并行置數(shù)功能。當(dāng)時，無論其他輸入端為何信號，都將使并行數(shù)據(jù)輸入端D3~D0輸入的數(shù)據(jù)d3~d0被置入計數(shù)器，Q3Q2Q1Q0=d1d2d3d0，完成并行置數(shù)動作。(3)加法計數(shù)功能。上一頁

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返回5.5計數(shù)器當(dāng)時，CTT=CTP=1，在CP端輸入計數(shù)脈沖時，計數(shù)器按照8421BCD碼的規(guī)律進(jìn)行十進(jìn)制加法計數(shù)。④保持功能。當(dāng)時，若CTT×CTP=0，則計數(shù)器保持原來的狀態(tài)不變。表5.5.13所示為集成同步i一進(jìn)制加法計數(shù)器CT74LS162的功能表。由表可以看出:CT74LS162與CT74LS160相比，主要區(qū)別是清。方式不同，其他功能完全相同。CT74LS160采用的是異步清0方式，而CT74LS162采用的是同步清0方式。(2)集成同步十進(jìn)制加/減法計數(shù)器CT74LS190。圖5.5.21所示為集成同步十進(jìn)制加/減計數(shù)器CT74LS190的邏輯功能示意圖，其引腳排列和使用方法均與CT74LS191相同。上一頁

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返回5.5計數(shù)器CT74LS190的功能表如表5.5.14所示，從表中可以看出它具有以下邏輯功能:①異步并行置數(shù)功能。當(dāng)時，無論其他輸入端為何信號，都將使并行數(shù)據(jù)輸入端D3~D0輸入的數(shù)據(jù)d3~d0被置入計數(shù)器，Q3Q2Q1Q0=d1d2d3d0，完成并行置數(shù)動作。②加法計數(shù)功能。當(dāng)時，實現(xiàn)加法計數(shù)功能。③保持功能。當(dāng)時，計數(shù)器保持原來的狀態(tài)不變。上一頁

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返回5.5計數(shù)器(3)集成同步十進(jìn)制加/減數(shù)器CT74LS168圖5.5.22所示為集成同步十進(jìn)制加/減計數(shù)器CT74LS168的邏輯功能示意圖和引腳排列圖，其功能表如表5.5.15所示。從表中可以看出CT74LS168具有以下邏輯功能:①異步并行置數(shù)功能。當(dāng)時，無論其他輸入端為何信號，都將使并行數(shù)據(jù)輸入端D3~D0輸入的數(shù)據(jù)d3~d0被置入計數(shù)器，Q3Q2Q1Q0=d1d2d3d0，完成并行置數(shù)動作。②加法計數(shù)功能。當(dāng)時，實現(xiàn)加法計數(shù)功能。③保持功能。上一頁

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返回5.5計數(shù)器5.5.3用集成計數(shù)器構(gòu)成任意N進(jìn)制計數(shù)器所謂任意N進(jìn)制計數(shù)器是指長度既非2n進(jìn)制、又非10進(jìn)制的計數(shù)器，如七進(jìn)制、二十四進(jìn)制等計數(shù)器，它可以用廠家定型的集成計數(shù)器產(chǎn)品外加適當(dāng)?shù)拈T電路連接而成。用M進(jìn)制的集成計數(shù)器構(gòu)成N進(jìn)制計數(shù)器時，若M>N，則僅需一個M進(jìn)制集成計數(shù)器即可;若M<N，則需用多個M進(jìn)制集成計數(shù)器連接而成。集成計數(shù)器的輸入和輸出端有時鐘脈沖輸入、預(yù)置數(shù)輸入、進(jìn)位(或借位)輸出、計數(shù)輸出端等，控制端一般有清。端和置數(shù)端等。將輸入端、輸出端和控制端巧妙連接，可以將集成計數(shù)器接成我們所需要的任意N進(jìn)制計數(shù)器。而集成計數(shù)器的控制方式有同步和異步之分，在進(jìn)行連接時應(yīng)考慮不同的控制方式采用不同的連接。上一頁

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返回5.5計數(shù)器使用集成計數(shù)器構(gòu)成N進(jìn)制計數(shù)器通常采用反饋清0法、反饋置數(shù)法和級聯(lián)法進(jìn)行綜合使用，以構(gòu)成任意N進(jìn)制。一、反饋清0法反饋清0法是指在現(xiàn)有集成計數(shù)器的有效計數(shù)循環(huán)中選取一個中間狀態(tài)，通過簡單控制電路去控制集成計數(shù)器的清零控制端，強(qiáng)行中止其計數(shù)趨勢，返回到初始0狀態(tài)重新開始計數(shù)。它適用于有反饋清0控制端，且從0狀態(tài)開始計數(shù)的計數(shù)器。因為集成計數(shù)器的清0方式有同步清0和異步清0兩種，故在選擇控制清0的中間狀態(tài)時有一定的區(qū)別。對于異步清0方式的芯片，一旦反饋的控制信號有效，無淪是否有CP的有效沿，計數(shù)器都會清0。上一頁

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返回5.5計數(shù)器使用反饋清0法構(gòu)成N進(jìn)制計數(shù)器的步驟如下:(1)根據(jù)芯片的清0方式(同步或異步)確定清0的狀態(tài)。

(2)寫出清。狀態(tài)對應(yīng)的二進(jìn)制代碼，其中二進(jìn)制計數(shù)器芯片將控制狀態(tài)數(shù)轉(zhuǎn)換成對應(yīng)的二進(jìn)制數(shù)，而十進(jìn)制計數(shù)器芯片則寫出控制狀態(tài)數(shù)對應(yīng)的BCD碼。

(3)根據(jù)芯片控制端的特點(diǎn)(高電平控制有效或低電平控制有效)寫出相應(yīng)的控制函數(shù)表達(dá)式。

(4)畫出連線圖。例5.5.1用集成計數(shù)器CT74LS90構(gòu)成六進(jìn)制計數(shù)器。上一頁

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返回5.5計數(shù)器解(1)CT74L590是采用異步清0方式的計數(shù)器，故應(yīng)選為清0狀態(tài)。(2)CT74L590可構(gòu)成8421BCD碼的十進(jìn)制數(shù)，故S6=0110。(3)由于CT74L590的清0信號為高電平有效，且有R0=ROA·ROB，故要求ROAROB同時為高電平1時計數(shù)器才清0，故清0控制表達(dá)式:ROA·ROB=Q1Q2。(4)根據(jù)上式畫出連接電路圖如圖5.5.23所示。上一頁

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返回5.5計數(shù)器二、反饋置數(shù)法用反饋清0法來構(gòu)成N進(jìn)制計數(shù)器只能實現(xiàn)S0~SN-1，即其初始狀態(tài)只能是0態(tài)。如果計數(shù)器需要從某個特定的狀態(tài)開始計數(shù)，反饋清。法就不能完成了。而反饋置數(shù)法則可以指定任意狀態(tài)作為計數(shù)循環(huán)的起始狀態(tài)。采用反饋置數(shù)法來構(gòu)成N進(jìn)制計數(shù)器所選用的集成計數(shù)器必須要有預(yù)置數(shù)功能，它的置數(shù)控制狀態(tài)的選擇同樣取決于芯片采用的是同步置數(shù)還是異步置數(shù)方式。使用反饋置數(shù)法來構(gòu)成N進(jìn)制計數(shù)器的步驟與反饋清0法相似:(1)根據(jù)芯片的置數(shù)方式(同步或異步)確定置數(shù)的狀態(tài)SN-1或SN，同步方式選SN-1，異步方式選SN。上一頁

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返回5.5計數(shù)器(2)寫出置數(shù)控制狀態(tài)所對應(yīng)的二進(jìn)制代碼。其中二進(jìn)制計數(shù)器芯片將控制狀態(tài)數(shù)轉(zhuǎn)換成對應(yīng)的二進(jìn)制數(shù)，而十進(jìn)制計數(shù)器芯片則寫出控制狀態(tài)數(shù)對應(yīng)的BCD碼。

(3)根據(jù)芯片控制端的特點(diǎn)(高電平控制有效或低電平控制有效)寫出相應(yīng)的控制函數(shù)表達(dá)式。

(4)根據(jù)指定的有效循環(huán)起始狀態(tài)設(shè)定預(yù)置數(shù)的值。

(5)畫出連線圖。用反饋置數(shù)法可以在集成計數(shù)器的有效循環(huán)內(nèi)任意選定一段作為有效計數(shù)循環(huán)。上一頁

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返回5.5計數(shù)器三、級聯(lián)法級聯(lián)法是一種擴(kuò)展計數(shù)器容量的方法，如果一個集成芯片的計數(shù)容量不夠，可串接多個集成計數(shù)器芯片，其總?cè)萘繛楦髌嫈?shù)容量之積。同步集成計數(shù)器與異步集成計數(shù)器在使用級聯(lián)法構(gòu)成}T進(jìn)制計數(shù)器時，其連接方式各有特點(diǎn)。同步集成計數(shù)器連接時，一般將計數(shù)脈沖接到所有集成芯片的時鐘輸入端，并將低位的進(jìn)位輸出作為高位的計數(shù)控制信號(即片選信號)，但應(yīng)注意區(qū)別控制信號的有效電平不同時的連接方式。異步集成計數(shù)器連接時，計數(shù)脈沖只需加到低位集成芯片的時鐘輸入端，低位的進(jìn)位(或借位)輸出或者低位最高有效位的輸出Q作為高位芯片的時鐘脈沖輸入端，但應(yīng)注意區(qū)別觸發(fā)有效沿不同時的連接方式。上一頁

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返回5.5計數(shù)器例5.5.4用集成計數(shù)器CT74LS197構(gòu)成二十四進(jìn)制計數(shù)器。解:因為一片CT74LS197只有十六個有效狀態(tài)，故最多只能表示1位的16進(jìn)制，而24>16,所以要用兩片CT74LS197來實現(xiàn)，具體步驟如下:(1)CT74LS197是采用異步清0方式的計數(shù)器，故應(yīng)選SN=S24為清0狀態(tài)。

(2)CT74LS197為二進(jìn)制計數(shù)器，將24這個十進(jìn)制數(shù)轉(zhuǎn)換成相應(yīng)的二進(jìn)制數(shù)，故上一頁

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返回5.5計數(shù)器(3)由于CT74LS197的清0信號為低電平控制有效，故清。端用與非門控制，其表達(dá)式為:(4)根據(jù)上式畫出連接電路圖如圖5.5.27所示。上一頁

返回5.6寄存器寄存器是數(shù)字系統(tǒng)中用來存儲二進(jìn)制數(shù)碼的邏輯部件。由于1個觸發(fā)器有0和1兩種穩(wěn)定狀態(tài)，可以存儲1位的二進(jìn)制數(shù)碼，因此n位二進(jìn)制數(shù)碼的寄存器需要用n個觸發(fā)器構(gòu)成。常用的觸發(fā)器按功能分為數(shù)碼寄存器和移位寄存器兩類。數(shù)碼寄存器用于存放二進(jìn)制代碼，數(shù)據(jù)輸入輸出采用并行方式。而移位寄存器不僅可以存放數(shù)碼，而且在移位脈沖作用下，寄存器中的數(shù)碼可根據(jù)需要向左或向右移位，可采用串行和并行工作方式，應(yīng)用靈活。5.6.1數(shù)碼寄存器在數(shù)字儀表和計算機(jī)系統(tǒng)中，常常需要把一些數(shù)據(jù)或運(yùn)算結(jié)果存儲起來，這種只具有接收、存儲和清除數(shù)碼功能的寄存器，稱為數(shù)碼寄存器。下一頁

返回5.6寄存器圖5.6.1所示為由D觸發(fā)器構(gòu)成的數(shù)碼寄存器。目前常用的數(shù)碼寄存器的種類較多，如CT74LS174、CT74LS175、CT74LS273、CT74LS373等。圖5.6.2所示為4位D觸發(fā)器構(gòu)成數(shù)碼寄存器CT74LS175的邏輯功能示意圖。CT74LS175的功能表如表5.6.1所示。從表中可以看出它有如下功能:(1)異步清0功能。當(dāng)CR=1時，無淪時鐘脈沖CP和寄存器中原來狀態(tài)為何值，寄存器都將被清0，即Q0Q1Q2Q3=0000。(2)并行送數(shù)功能。上一頁

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返回5.6寄存器當(dāng)CR=0時，無論其他輸入端為何信號，都將使并行數(shù)據(jù)輸入端D3~D0輸入的數(shù)據(jù)d3~d0被置入計數(shù)器，Q3Q2Q1Q0=d1d2d3d0，完成并行置數(shù)動作。(3)保持功能。當(dāng)CR=0時，在CP為0或1或下降沿(即CP的無效狀態(tài))，寄存器中寄存的數(shù)碼保持不變。5.6.2移位寄存器移位寄存器不僅具有數(shù)據(jù)存儲功能，還能在移位時鐘脈沖的控制下逐位向左或向右移動。按照移位情況不同可分為單向移位寄存器和雙向移位寄存器兩大類。下面分別介紹其工作原理。一、單向移位寄存器上一頁

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返回5.6寄存器圖5.6.3所示為由4個上升沿觸發(fā)的D觸發(fā)器組成的4位右移位寄存器。由圖可得其驅(qū)動方程和狀態(tài)方程分別為驅(qū)動方程:狀態(tài)方程:用時序圖可以說明其傳遞過程，如圖5.6.4所示。圖5.6.5所示為由4個上升沿觸發(fā)的D觸發(fā)器組成的4位左移位寄存器。上一頁

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返回5.6寄存器二、雙向移位寄存器與可逆計數(shù)器的設(shè)計相似，如果將左移位寄存器和右移位寄存器結(jié)合在一起，通過加入適當(dāng)?shù)目刂齐娐泛涂刂菩盘?，可?gòu)成雙向移位寄存器。雙向移位寄存器的典型電路如圖5.6.6所示。由圖可得該寄存器的狀態(tài)方程:上一頁

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返回5.6寄存器三、集成移位寄存器常用的集成移位寄存器可根據(jù)需要實現(xiàn)單向、雙向移位，串行輸入、輸出，并行輸入、輸出等功能。常用的4位雙向移位寄存器如CT74LS194,8位雙向移位寄存器如CT74LS198等。圖5.6.7所示為4位雙向移位寄存器CT74LS194的邏輯功能示意圖和引腳排列圖。CT74LS194的功能表如表5.6.2所示。從表中可以看出它有如下功能:(1)異步清0功能。當(dāng)CR=1時，無淪時鐘脈沖CP和其他輸入端為何信號，移位寄存器將被清0。上一頁

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返回5.6寄存器(2)異步并行置數(shù)功能。當(dāng)時，無論其他輸入端為何信號，都將使并行數(shù)據(jù)輸入端D3~D0輸入的數(shù)據(jù)d3~d0被置入計數(shù)器，Q3Q2Q1Q0=d1d2d3d0。(3)保持功能。當(dāng)CR=0時，在CP=0,1(CP為無效狀態(tài))或M1=M0=0時，移位寄存器保持原來的數(shù)碼不變。(4)右移串行送數(shù)功能。當(dāng)CR=1，M1=0,M0=1時，在CP上升沿的作用下，執(zhí)行右移位功能，同時串行輸入數(shù)據(jù)由DSR輸入，DSR送入從D0。上一頁

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返回5.6寄存器(5)左移串行送數(shù)功能。當(dāng)CR=0，M1=1,M0=0時，在CP上升沿的作用下，執(zhí)行左移位功能，同時串行輸入數(shù)據(jù)由DSL輸入，DSL送入從D3。5.6.3移位寄存器的應(yīng)用一、環(huán)形計數(shù)器環(huán)形計數(shù)器的特點(diǎn)是隨著移位脈沖CP的輸入，電路按某一方向進(jìn)行移位操作，向左或向右依次輸出1個高電平。對于N位的移位寄存器，可將從DSR接最右端觸發(fā)器的輸出QN-1，構(gòu)成右移位環(huán)形計數(shù)器，反之可構(gòu)成左移位環(huán)形計數(shù)器。圖5.6.8所示為由CT74LS194構(gòu)成的4位簡單環(huán)形計數(shù)器。上一頁

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返回5.6寄存器通過分析，可得到的狀態(tài)圖如圖5.6.9所示。為克服上述電路沒有自啟動能力的缺點(diǎn)，根據(jù)同步時序邏輯電路的設(shè)計方法和單向移位寄存器的電路結(jié)構(gòu)，可得到改進(jìn)后由CT74LS194構(gòu)成的具有自啟動能力的環(huán)形計數(shù)器如圖圖5.6.10所示，其狀態(tài)圖請讀者自行分析。環(huán)形計數(shù)器的優(yōu)點(diǎn)是可直接得到不需要經(jīng)過澤碼的順序脈沖，輸出的順序脈沖的抗擾干能力較強(qiáng)，主要缺點(diǎn)是電路狀態(tài)利用率不高。二、扭環(huán)計數(shù)器上一頁

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返回5.6寄存器扭環(huán)計數(shù)器又稱為約翰遜計數(shù)器，其特點(diǎn)是隨著移位脈沖CP的輸入，電路中每次只有一個觸發(fā)器翻轉(zhuǎn)，同時電路進(jìn)行移位操作，輸出按某一方向依次增加或減少1個高電平。對于N位的移位寄存器，可將從DSR接最右端觸發(fā)器的輸出端構(gòu)成右移位扭環(huán)計數(shù)器，反之可構(gòu)成左移位扭環(huán)計數(shù)器。圖5.6.11所示為由CT74LS194構(gòu)成的扭環(huán)計數(shù)器。通過分析，其有效的狀態(tài)圖如圖5.6.12所示，從圖中可以看出，該電路共有八個有效狀態(tài)，所以為八進(jìn)制扭環(huán)計數(shù)器，也是一個八分頻電路。

圖5.6.13所示為由CT74LS194構(gòu)成的五進(jìn)制扭環(huán)計數(shù)器。因其有效狀態(tài)數(shù)為5個，故為五進(jìn)制扭環(huán)計數(shù)器，也是一個五分頻電路。上一頁

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返回5.6寄存器綜上所述，我們可以得出由移位寄存器構(gòu)成任意奇分頻和偶分頻電路的方法:(1)當(dāng)由移位寄存器的第N位輸出通過非門接到DSR端時，則構(gòu)成2N進(jìn)制的扭環(huán)計數(shù)器，即得到偶數(shù)分頻電路，其最高有效位輸出端的頻率為時鐘CP頻率的1/2N。接到DSL端的方法類似。

(2)當(dāng)由移位寄存器的第N位和第N-1位的輸出通過與非門接到DSR端時，則構(gòu)成2N-1進(jìn)制的扭環(huán)計