數(shù)

字

邏

輯組合邏輯電路的分析與設(shè)計組合邏輯電路的競爭冒險譯碼器數(shù)據(jù)分配器與數(shù)據(jù)選擇器數(shù)值比較器編碼器加法器本章導讀數(shù)字電路按邏輯功能和電路結(jié)構(gòu)的不同特點可劃分為兩大類：一類叫做組合邏輯電路，另一類叫做時序邏輯電路。本章首先介紹組合邏輯電路的結(jié)構(gòu)和特點、組合邏輯電路的分析方法與設(shè)計方法，組合邏輯電路中的競爭冒險現(xiàn)象，然后介紹常用的中規(guī)模集成構(gòu)建構(gòu)成的組合邏輯電路，即編碼器、譯碼器，數(shù)據(jù)選擇器、數(shù)據(jù)分配器、加法器和數(shù)值比較器，重點分析這些器件的邏輯功能、工作原理和使用方法。理解組合邏輯電路在電路結(jié)構(gòu)和邏輯功能上的特點01熟練掌握組合邏輯電路的分析和設(shè)計方法02熟練掌握編碼器、譯碼器和數(shù)據(jù)選擇器的邏輯功能和應(yīng)用03學習目標理解加法器和數(shù)值比較器的工作原理和邏輯功能04組合邏輯電路的分析與設(shè)計組合邏輯電路的競爭冒險譯碼器數(shù)據(jù)分配器與數(shù)據(jù)選擇器數(shù)值比較器編碼器加法器4.1.1組合邏輯電路的分析

組合邏輯電路分析的一般步驟如下。（1）根據(jù)給定的組合邏輯電路,逐級寫出邏輯函數(shù)表達式;（2）化簡得到最簡表達式;（3）列出電路的真值表;（4）確定電路能完成的邏輯功能。4.1.1組合邏輯電路的分析

【例4.1.1】分析下圖所示電路，并說明電路功能。解：（1）從給出的邏輯電路圖，由輸入級到輸出級逐級寫出邏輯門的邏輯表達式，可以在每一級的電路輸出中增加中間輸出變量T1，T2和T3。由此可得：4.1.1組合邏輯電路的分析(2)進行邏輯變換和化簡。(3)列出真值表，如下表所示。ABY000011101110(4)確定電路的邏輯功能。由真值表可知，該電路實現(xiàn)的邏輯功能是異或運算。4.1.2組合邏輯電路的設(shè)計

組合邏輯電路的設(shè)計是根據(jù)給定的邏輯問題（命題），設(shè)計出能實現(xiàn)其邏輯功能的邏輯電路，最后畫出由邏輯門或邏輯器件實現(xiàn)的邏輯電路圖，設(shè)計過程與前面介紹的分析過程正好相反。用邏輯門實現(xiàn)組合邏輯電路要求是使用邏輯門的個數(shù)和種類盡可能少，連線也盡可能少，一般設(shè)計步驟如下。（1）分析邏輯問題，確定輸入和輸出變量，找到輸出與輸入間的因果關(guān)系，列出真值表。（2）由真值表寫出邏輯表達式。（3）化簡表達式，化簡形式應(yīng)根據(jù)選擇何種邏輯門或集成的組合邏輯器件而定，從而畫出最簡單合理的邏輯電路圖。4.1.2組合邏輯電路的設(shè)計【例4.1.2】試設(shè)計一個三人表決電路，多數(shù)人同意，提案通過，否則提案不通過。解：（1）根據(jù)給定命題，設(shè)定參加表決提案的三人分別為A、B、C作為輸入變量，規(guī)定同意提案為1，不同意提案為0；設(shè)提案通過與否為輸出變量Y，規(guī)定通過為1，不通過為0。提案通過與否由參加表決的情況來決定，構(gòu)成邏輯的因果關(guān)系。列出輸出和輸入關(guān)系的真值表，如表4.1.2所示。4.1.2組合邏輯電路的設(shè)計ABCY00000010010001111000101111011111（2）由真值表寫出輸出邏輯表達式。4.1.2組合邏輯電路的設(shè)計（3）化簡表達式，畫出邏輯電路圖。邏輯電路圖如圖4.1.3所示。

與或門電路

與非門電路4.1.2組合邏輯電路的設(shè)計

4.1.2組合邏輯電路的設(shè)計ABCY00000011010101101001101011001111表4.1.3

真值表4.1.2組合邏輯電路的設(shè)計圖4.1.4邏輯電路圖組合邏輯電路的分析與設(shè)計組合邏輯電路的競爭冒險譯碼器數(shù)據(jù)分配器與數(shù)據(jù)選擇器數(shù)值比較器編碼器加法器4.2.1競爭現(xiàn)象

當輸入信號發(fā)生突變時，由于各個門傳輸時間的不同，或者是輸入信號通過邏輯門的級數(shù)不同造成的傳輸時間不同，會使一個或幾個輸入信號經(jīng)不同的路徑到達同一點的時間有差異，這種現(xiàn)象稱為競爭。如圖4.2.1（a）所示的電路，變量A有兩條路徑，一條通過G1門到達門G2的輸入端，另外一條直接進入門G2的輸入端，故變量A具有競爭能力如圖4.2.1（b）所示，輸出產(chǎn)生尖峰脈沖。在大多數(shù)的組合邏輯電路中均存在著競爭現(xiàn)象，有的競爭不會帶來不良影響，有的競爭卻會導致邏輯錯誤。圖4.2.1（a）邏輯電路圖4.2.1（b）工作波形4.2.2冒險現(xiàn)象由于競爭而產(chǎn)生輸出干擾脈沖的現(xiàn)象稱為冒險現(xiàn)象。這種輸出的干擾脈沖為窄脈沖（幾十納秒內(nèi)），也稱為尖峰脈沖。函數(shù)表達式和真值表所描述的邏輯關(guān)系是一種靜態(tài)的現(xiàn)象，而競爭則發(fā)生在從一種穩(wěn)態(tài)變到另一種穩(wěn)態(tài)的過程中。因此，競爭是動態(tài)的現(xiàn)象，它發(fā)生在輸入變量變化時。圖4.2.2（a）邏輯電路圖4.2.2（b）工作波形4.2.2冒險現(xiàn)象

4.2.3競爭冒險的檢查方法

4.2.4競爭冒險的消除方法

4.2.4競爭冒險的消除方法2、輸出端并聯(lián)電容器消除競爭冒險競爭冒險所產(chǎn)生的干擾脈沖一般很窄。邏輯電路在較慢速度下工作時，可以在輸出端并接一個不大的濾波電容。并用門電路的輸出電阻和電容器構(gòu)成低通濾波電路，對很窄的尖峰脈沖（其頻率很高）起到了平波的作用。這時在輸出端便不會出現(xiàn)邏輯錯誤。接人濾波電容的方法簡單易行，但輸出電壓波形隨之變化，故只適用于對輸出波形前后沿無嚴格要求的場合。3、引入封鎖脈沖消除競爭冒險4.2.4競爭冒險的消除方法封鎖脈沖是在輸入信號發(fā)生競爭的時間內(nèi)，引入一個脈沖將可能產(chǎn)生尖峰干擾脈沖的門封鎖住，從而消除競爭冒險。封鎖脈沖應(yīng)在輸入信號轉(zhuǎn)換前到來，轉(zhuǎn)換結(jié)束后消失。4、加選通脈沖消除競爭冒險選通脈沖是當電路輸出端達到新的穩(wěn)定狀態(tài)之后，引人選通脈沖，從而使輸出信號是正確的邏輯信號而不包含干擾脈沖。優(yōu)點是比較簡單且不需要增加電路元件，缺點是必須設(shè)法得到一個與輸入信號同步的選通脈沖，且對選通脈沖的寬度和作用的時間均有嚴格的要求。開關(guān)元件的開關(guān)特性分立元件門TTL集成門ECL邏輯門電路數(shù)字集成電路使用注意事項組合邏輯電路的分析與設(shè)計組合邏輯電路的競爭冒險譯碼器數(shù)據(jù)分配器與數(shù)據(jù)選擇器數(shù)值比較器編碼器加法器4.3.1編碼器的工作原理編碼器中，輸入端有若干個信號，但是任何時刻只允許一個輸入信號有效，此時有一組唯一的二進制代碼與之對應(yīng)。所以，編碼器是一個多輸入、多輸出的電路，每次只有一個輸入信號被轉(zhuǎn)換成二進制代碼，m個輸入信號，需要n位二進制數(shù)編碼，一定要滿足2n≥m。用n位二進制代碼對2n個信號進行編碼的電路稱為二進制編碼器，例如8線-3線編碼器，它能將8個輸入信號分別編排為3位二進制代碼輸出。若將代表十進制數(shù)的10個輸入信號分別編成對應(yīng)的BCD代碼輸出的電路稱為二-十進制編碼器，例如10線-4線編碼器，用4位二進制代碼分別將10個輸入信號編排為10個BCD碼輸出。4.3.1編碼器的工作原理1.4線-2線編碼器4線-2線編碼器有4個輸入，兩位二進制代碼輸出，其功能如表4.3.1所示。從表中可以看出，在4個輸入信號中，每次輸入只有一個有效信號，若該信號為1則稱為高電平輸入有效，其他輸入為0，反之，為0稱為低電平輸入有效。由功能表可得如下邏輯表達式。輸入輸出I3I2I1I0Y1Y0000100001001010010100011表4.3.1功能表4.3.1編碼器的工作原理根據(jù)邏輯表達式畫出邏輯電路圖如圖4.3.2所示。圖4.3.24線-2線編碼器邏輯電路圖4.3.1編碼器的工作原理2.優(yōu)先編碼器上面討論的4線-2線編碼器，輸入信號在任一時刻都是只有一個信號有效。當同一時刻出現(xiàn)多個有效的輸入信號，會引起輸出混亂。優(yōu)先編碼器會對所有的輸入信號按優(yōu)先順序排隊，然后選擇優(yōu)先級別最高的一個輸入信號進行編碼。4線-2線優(yōu)先編碼器的功能表如表4.3.2所示。表4.3.24線-2線優(yōu)先編碼器功能表輸入輸出I3I2I110Y1Y0000100001×0101××101×××114.3.1編碼器的工作原理表4.3.2中，4個輸入優(yōu)先級別的高低次序依次為I3、I2、I1、I0。對于I3，無論其他三個輸入是否為有效電平輸入，只要I3為1，輸出均為11，優(yōu)先級別最高，由于I3為1高電平，輸出Y1Y0為11，輸出代碼按有效輸入端下標所對應(yīng)的二進制輸出，故輸入、輸出均為高電平有效。對于I0，只有當I3、I2、I1均為0，即均無有效電平輸入，且I0為1時，輸出Y1Y0為00，所以，I0的優(yōu)先級別最低。由表4.3.2可以得出該優(yōu)先編碼器的邏輯表達式為4.3.2中規(guī)模集成通用編碼器1.優(yōu)先編碼器74147優(yōu)先編碼器74147是二-十進制編碼，其功能如表4.3.4所示。編碼器有9個輸入信號端I9～I1，按高位優(yōu)先編碼，低電平有效。當I9～I1均為1時，相當于I0為0，輸出代碼為1111，故I0端被省略了。編碼器輸出有4個信號端Y3～Y0，輸出為8421BCD碼的反碼，如I0=0，輸出代碼為1111，其反碼為8421BCD碼0000，如I9=0,輸出代碼為0110，其反碼為8421BCD碼1001，輸出低電平有效。。4.3.2中規(guī)模集成通用編碼器輸入輸出I9I8I7I6I5I4I3I2I1Y3Y2Y1Y011111111111110××××××××011010×××××××0111110××××××10001110×××××100111110××××1010111110×××10111111110××110011111110×11011111111101110表4.3.474147功能表4.3.2中規(guī)模集成通用編碼器2.8線-3線優(yōu)先編碼器74148優(yōu)先編碼器74148是二進制編碼器，該編碼器有8個信號輸入端I7～I0，低電平為輸入有效電平，3個輸出端A2A1A0是三位二進制碼,輸入信號的優(yōu)先級別是由高至低分別為I7～I0。此外還設(shè)置了三個控制信號端，即輸入使能端EI，輸出使能端EO和輸出有效標志端GS。其功能如表4.3.5所示。4.3.2中規(guī)模集成通用編碼器表4.3.574148功能表輸入輸出EII7I6I5I4I3I2I1I0A2A1A0GSEO1××××××××111110111111111111000×××××××00001010××××××001010110×××××0100101110××××01101011110×××100010111110××1010101111110×11001011111110111014.3.2中規(guī)模集成通用編碼器當EI=0時，編碼器正常工作；當EI=1時，編碼器不工作，此時，不論8個輸入信號是什么狀態(tài)，3個輸出信號均為高電平，且輸出有效標志端和輸出使能端均為高電平，所以輸入使能端EI為低電平有效。當EI為0，且至少有一個輸入端有編碼請求信號（低電平）時，輸出有效標志GS為0，表明編碼器輸出代碼有效。否則GS為1，表明編碼器輸出代碼無效，所以輸出有效標志端GS也是低電平有效。在8個輸入信號均為高電平和只有輸入端I0（優(yōu)先級別最低）有低電平輸入時，A2A1A0均為111，出現(xiàn)了輸入條件不同而輸出代碼相同的情況，這時可由GS的狀態(tài)加以區(qū)別，當GS=1時，表示8個輸入信號均為高電平，輸出代碼無效；GS=0時，表示輸入端有編碼信號，輸出為有效編碼。4.3.2中規(guī)模集成通用編碼器在EI=0，若輸入I7（優(yōu)先級別最高）為低電平，輸出代碼為000，其反碼為111，若輸入I0單獨為低電平，輸出代碼為111，其反碼為000，所以輸出代碼按有效輸入信號端的下標所對應(yīng)的二進制數(shù)反碼輸出，且輸入輸出信號均為低電平有效。根據(jù)功能表，可寫出各輸出端的邏輯表達式如下：組合邏輯電路的分析與設(shè)計組合邏輯電路的競爭冒險譯碼器數(shù)據(jù)分配器與數(shù)據(jù)選擇器數(shù)值比較器編碼器加法器4.4.1唯一地址譯碼器唯一地址譯碼器是將一系列代碼轉(zhuǎn)換成與之一一對應(yīng)的有效信號。假設(shè)譯碼器有N個輸入信號和M個輸出信號，如果M=2N,就稱為二進制譯碼器或全譯碼器，常見的全譯碼器有2線-4線譯碼器、3線-8線譯碼器、4線-16線譯碼器等。如果M<2N，稱為部分譯碼，如二-十進制譯碼（也稱作4線-10線譯碼器）等。1.二進制譯碼器2線-4線譯碼器是二進制譯碼器的一種較簡單的形式，邏輯圖如圖4.4.1（a）所示，邏輯符號如圖4.4.1（b）所示。4.4.1唯一地址譯碼器4.4.1（b）邏輯符號

4.4.1（a）邏輯電路圖4.4.1唯一地址譯碼器電路有2個輸入端和A1和A0，4個輸出端Y3～Y0。對于二進制譯碼器來說，一次只允許1個輸出端的信號為有效電平。如果規(guī)定高電平為有效電平，則在任何時刻最多只有1個輸出端為高電平，其余為低電平。同理，如果規(guī)定為低電平有效，則在任何時刻最多只有1個輸出端為低電平，其余為高電平。4.4.1唯一地址譯碼器

4.4.1唯一地址譯碼器（3）將輸入變量X、Y、Z對應(yīng)變換為A2、A1、A0變量，注意該芯片A2為高位，并利用摩根定律進行變換，可得到（4）利用74138譯碼器的函數(shù)關(guān)系可得到（5）將74138譯碼器輸出端

接入一個與非門，輸入端A2、A1、A0分別接入信號X、Y、Z，可實現(xiàn)題目所指定的組合邏輯函數(shù)，如圖4.4.4所示。4.4.1唯一地址譯碼器圖4.4.4邏輯電路圖4.4.2數(shù)字顯示器在數(shù)字系統(tǒng)中，經(jīng)常需要將用二進制代碼表示的數(shù)字、符號和文字等直觀地顯示出來。例如，在計數(shù)系統(tǒng)中，需要顯示計數(shù)結(jié)果；在測量儀表中，需要顯示測量結(jié)果。數(shù)字顯示通常由數(shù)碼顯示器和譯碼器完成。1.數(shù)碼顯示器數(shù)碼顯示器按顯示方式分為分段式、點陣式和重疊式，按發(fā)光材料分為半導體顯示器、熒光數(shù)碼顯示器、液晶顯示器和氣體放電顯示器。目前工程上應(yīng)用較多的是分段式半導體顯示器，通常稱為七段發(fā)光二極管顯示器。4.4.2數(shù)字顯示器圖4.4.6為七段發(fā)光二極管顯示器共陰極BS201A和共陽極BS201B的符號和電路圖。對共陰極顯示器，公共端接地，給a～g輸入端接相應(yīng)高電平，對應(yīng)字段的發(fā)光二極管導通，顯示十進制數(shù)字形狀；如顯示4，則輸入端相應(yīng)電平是abcdefg=0110011；對共陽極顯示器，公共端應(yīng)接+5V電源，給a～g輸入端接相應(yīng)低電平，對應(yīng)字段的發(fā)光二極管導通，可顯示十進制數(shù)字形狀，如顯示3，輸入端相應(yīng)電平則應(yīng)該是abcdefg=0000110。圖4.4.6顯示器電路圖4.4.2數(shù)字顯示器2.中規(guī)模集成數(shù)碼顯示譯碼器（代碼轉(zhuǎn)換器）驅(qū)動共陰極顯示器需要輸出為高電平有效的顯示譯碼器，而共陽極顯示器則需要輸出為低電平有效的顯示譯碼器。表4.4.3給出了常用的7448七段發(fā)光二極管顯示譯碼器功能表。功能輸入輸入/輸出輸出字形LTRBIDCBABI/RBOabcdefg滅燈××××××0

00000008試燈0×××××

11111111滅零100000

00000000對輸入代碼譯碼110000

1111111001×0001

1011000011×0010

1110110121×0011

1111100131×0100

1011001141×0101

1101101151×0110

1001111161×0111

1111000071×1000

1111111181×1001

111110119組合邏輯電路的分析與設(shè)計組合邏輯電路的競爭冒險譯碼器數(shù)據(jù)分配器與數(shù)據(jù)選擇器數(shù)值比較器編碼器加法器4.5.1數(shù)據(jù)分配器在數(shù)據(jù)傳送中，有時需要將某一路數(shù)據(jù)分配到不同的數(shù)據(jù)通道上，實現(xiàn)這種功能的電路稱為數(shù)據(jù)分配器，也稱多路分配器。圖4.5.1所示是4路數(shù)據(jù)分配器的功能示意圖，圖中S相當于一個由信號A1A0控制的單刀多擲輸出開關(guān)，輸入數(shù)據(jù)D在地址A1A0控制下，傳送到輸出端Y0～Y3任意一個數(shù)據(jù)通道上。例如，A1A0=01，S開關(guān)合向Y1，輸入數(shù)據(jù)D被傳送到Y(jié)1通道上。也可以用74138譯碼器實現(xiàn)8路數(shù)據(jù)分配的功能，74138作為8路數(shù)據(jù)分配器的邏輯電路，如圖4.5.2所示。4.5.1數(shù)據(jù)分配器圖4.5.1

4路數(shù)據(jù)分配器的功能示意圖圖4.5.2

用74138作為數(shù)據(jù)分配器4.5.1數(shù)據(jù)分配器由圖4.5.2可看出，74138的三個譯碼輸入A、B、C用做數(shù)據(jù)分配器的地址輸入，8個輸出

用做8路數(shù)據(jù)輸出，三個輸入控制端中的

用做數(shù)據(jù)輸入端，

接地，S1用做使能端。當S1=1，允許數(shù)據(jù)分配，若需要將輸入數(shù)據(jù)轉(zhuǎn)送至輸出端

,地址輸入應(yīng)為ABC=010。74138譯碼器作為數(shù)據(jù)分配器的功能表如表4.5.1所示。4.5.1數(shù)據(jù)分配器表4.5.174138作為分配器功能表4.5.2數(shù)據(jù)選擇器從一組輸入數(shù)據(jù)選出其中需要的一個數(shù)據(jù)作為輸出的過程叫做數(shù)據(jù)選擇，具有數(shù)據(jù)選擇功能的電路稱為數(shù)據(jù)選擇器。常用的有4選1，8選1和16選1等數(shù)據(jù)選擇器產(chǎn)品。1.4選1數(shù)據(jù)選擇器4選1數(shù)據(jù)選擇器的邏輯圖和符號分別如圖4.5.3（a），（b）所示。圖中A1A0是地址控制信號（也稱為選擇信號），D3～D0是數(shù)據(jù)輸入端，Y是數(shù)據(jù)輸出端，E是使能控制端。4.5.2數(shù)據(jù)選擇器圖4.5.3（b）邏輯符號圖4.5.3（a）邏輯電路圖4.5.2數(shù)據(jù)選擇器輸入地址輸入輸出EA1A0Y1××0000D0001D1010D2011D3輸出與數(shù)據(jù)輸入之間的功能表，如表4.5.2所示。表4.5.24選1數(shù)據(jù)選擇器功能表4.5.2數(shù)據(jù)選擇器2.8選1數(shù)據(jù)選擇器8選1數(shù)據(jù)選擇器74151的邏輯電路圖如圖4.5.4所示,該邏輯電路的基本結(jié)構(gòu)為與或非形式。功能表如表4.5.3所示，由表可知，它有一個輸入使能端G，低電平有效；三個地址輸入端A、B、C，每次可選擇D0～D78個數(shù)據(jù)中的一個；具有兩個互補的輸出端，同相輸出端Y和反相輸出端W。3.數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)數(shù)據(jù)選擇器除完成數(shù)據(jù)選擇的功能外，若將地址輸入作為各輸入變量，數(shù)據(jù)輸入端作為控制信號，則可構(gòu)成組合邏輯函數(shù)。4.5.2數(shù)據(jù)選擇器圖4.5.4邏輯電路圖表4.5.38選1數(shù)據(jù)選擇器功能表4.14.24.34.44.54.64.7組合邏輯電路的分析與設(shè)計組合邏輯電路的競爭冒險譯碼器數(shù)據(jù)分配器與數(shù)據(jù)選擇器數(shù)值比較器編碼器加法器4.6.1半加器兩個一位二進制數(shù)相加，若只考慮了兩個加數(shù)本身，而沒有考慮由低位來的進位，稱為半加，實現(xiàn)半加運算的邏輯電路稱為半加器。半加器的真值表如表4.6.1所示，表中A和B分別是被加數(shù)和加數(shù)，S表示和數(shù)，C表示相加后向相鄰高位的進位情況，C=1表示有進位產(chǎn)生，C=0表示沒有進位產(chǎn)生。圖4.6.1半加器真值表ABSC00000110101011014.6.1半加器

圖4.6.1（a）邏輯電路圖

圖4.6.1（b）邏輯符號

4.6.2全加器全加器能進行被加數(shù)、加數(shù)和低位來的進位信號相加，并根據(jù)求和結(jié)果給出該為向高位的進位信號。根據(jù)全加器的功能，可列出它的真值表，如表4.6.2所示。表中Ai和Bi分別是被加數(shù)和加數(shù)，Ci為相鄰低位來的進位數(shù)，Si為本位和數(shù)（稱為全加和），Ci+1為相加產(chǎn)生的進位數(shù)。4.6.2全加器AiBiCiSiCi+10000000110010100110110010101011100111111表4.6.2

全加器真值表4.6.2全加器關(guān)于1位二進制全加器的設(shè)計與實現(xiàn)，方案有多種，除了本方法用到的與或非門，有時也可以用或非門實現(xiàn)，甚至可以采用半加器、與非門等。每個方案都實現(xiàn)了相同的邏輯功能只是優(yōu)先考慮進位速度、電路成本等因素，而采用不同的方案。對于各級間省去了耦合門，進位速度快的“與或非”門使用較多，其余方案，不再一一列舉。實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。根據(jù)進位方式不同，加法器分為串行進位加法器和超前進位加法器。4.14.24.34.44.54.64.7組合邏輯電路的分析與設(shè)計組合邏輯電路的競爭冒險譯碼器數(shù)據(jù)分配器與數(shù)據(jù)選擇器數(shù)值比較器編碼器加法器4.7.1比較器的工作原理一位數(shù)值比較器是多位比較器的基礎(chǔ)。當A和B都是一位二進制數(shù)時，它們的取值和比較結(jié)果可由一位數(shù)值比較器的真值表表示，如表4.7.1所示。

表4.7.1一位數(shù)值比較器的真值表輸入輸出ABFA>BFA<BFA=B000010101010100110014.7.1比較器的工作原理由真值表可得到如下邏輯表達式由邏輯表達式可畫出如圖4.7.1所示的邏輯電路圖圖4.7.1

1位數(shù)值比較器邏輯電路圖4.7.2集成數(shù)值比較器集成數(shù)值比較器74LS85（也稱7485）是4位數(shù)值比較器。兩個4位數(shù)的比較是從A的最高位A3和B的最高位B3進行比較，如果它們不相等，則該位的比較結(jié)果可以作為兩數(shù)的比較結(jié)果。若最高位A3=B3，則再比較次高位A2和B2，以此