2025年集成電路考試題及答案一、單項選擇題（每題2分，共20分）1.在0.18μmCMOS工藝中，若柵氧厚度為3.2nm，則單位面積柵氧電容Cox最接近A.1.1fF/μm2B.5.4fF/μm2C.10.8fF/μm2D.15.2fF/μm2答案：C解析：Cox=ε?ε?/t??，ε?(SiO?)=3.9，ε?=8.85×10?12F/m，t??=3.2nm，換算后Cox≈10.8fF/μm2。2.某65nmSRAM單元采用8T結構，讀端口采用單端位線。若讀端口NMOS寬長比為0.3，閾值電壓Vth=0.35V，位線預充電壓1.0V，則讀速度最快的工作溫度是A.?40°CB.25°CC.85°CD.125°C答案：A解析：低溫下載流子遷移率最高，Vth略升高，但遷移率提升占主導，Ion最大，讀速度最快。3.在FinFET結構中，若fin高度Hfin=25nm，fin寬度Wfin=8nm，等效氧化層厚度EOT=0.9nm，則亞閾值擺幅SS最接近A.59mV/decB.65mV/decC.72mV/decD.80mV/dec答案：B解析：SS=ln10·kT/q·(1+CD/Cox)，F(xiàn)inFETCD小，理想60mV/dec，實際因界面態(tài)約65mV/dec。4.某14nmSoC采用銅雙大馬士革，最小金屬節(jié)距36nm，若介電常數(shù)k=2.4，則相鄰線間電容約A.0.08fF/μmB.0.15fF/μmC.0.22fF/μmD.0.30fF/μm答案：B解析：C=ε?ε?·L·H/P，取H?1.5×P，L=1μm，代入得≈0.15fF/μm。5.關于DUV光刻分辨率，若λ=193nm，NA=1.35，k?=0.28，則理論最小半節(jié)距為A.20nmB.28nmC.40nmD.56nm答案：C解析：半節(jié)距=k?λ/NA=0.28×193/1.35≈40nm。6.在28nmHKMG工藝中，若PMOS采用SiGe源漏應變，其禁帶寬度相對于體硅A.增大80meVB.減小80meVC.增大200meVD.減小200meV答案：B解析：SiGe禁帶低于硅，約減小80meV，提高空穴遷移率。7.某3DNAND采用128層垂直堆疊，若單層有效單元面積0.014μm2，則1Gb芯片總單元面積約A.18mm2B.36mm2C.72mm2D.144mm2答案：A解析：1Gb=23?bit，單層bit數(shù)=23?/128，面積=23?/128×0.014μm2≈18mm2。8.在SerDes鏈路中，若采用PAM4調制，奈奎斯特頻率10GHz，則符號率與比特率分別為A.10GBaud，10Gb/sB.10GBaud，20Gb/sC.20GBaud，20Gb/sD.20GBaud，40Gb/s答案：B解析：PAM4每符號2bit，符號率=奈奎斯特頻率=10GBaud，比特率=20Gb/s。9.某ADC采用SAR結構，電容陣列總容值2pF，若單位電容失配σ=0.2%，則ENOB降低約A.0.2bitB.0.5bitC.0.8bitD.1.2bit答案：C解析：失配引入噪聲功率σ2/C2，換算ENOB損失≈0.8bit。10.在2.5D封裝中，若硅中介層互連線長5mm，寬0.4μm，厚0.8μm，電阻率ρ=2μΩ·cm，則直流電阻約A.0.25ΩB.2.5ΩC.25ΩD.250Ω答案：B解析：R=ρL/A=2×10??×5×10?3/(0.4×0.8×10?12)=2.5Ω。二、多項選擇題（每題3分，共15分，多選少選均不得分）11.下列技術可有效抑制短溝道效應的有A.提高溝道摻雜B.降低柵氧厚度C.引入應變硅D.采用超薄BOXSOI答案：A、B、D解析：應變硅提升遷移率，不直接抑制SCE。12.在FinFET工藝中，以下參數(shù)由EUV一次曝光定義的有A.Fin寬度B.Fin間距C.Gate長度D.Contact孔位置答案：B、C解析：Fin間距與柵極圖形由EUV定義，F(xiàn)in寬度由側墻圖形轉移定義，Contact孔需多重圖形。13.關于3DIC熱管理，正確的是A.TSV銅填充降低熱阻B.微流道冷卻可>1W/mm2C.熱界面材料厚度越薄越好D.熱點溫度與功率密度成正比答案：A、B、C解析：熱點溫度與功率密度非線性，受擴散影響。14.下列屬于非易失存儲器的是A.MRAMB.FeRAMC.RRAMD.eDRAM答案：A、B、C解析：eDRAM需刷新，為易失型。15.在SerDes均衡中，CTLE與DFE聯(lián)合使用可A.擴展帶寬B.降低功耗C.抑制低頻噪聲D.消除后標干擾答案：A、D解析：CTLE放大高頻，DFE消除后標，聯(lián)合不直接降功耗。三、填空題（每空2分，共20分）16.某65nmNMOS，Vdd=1.0V，Ion=900μA/μm，Ioff=20nA/μm，則開關電流比Ion/Ioff=________。答案：4.5×10?解析：900×10??/20×10??=4.5×10?。17.若銅互連電遷移中位壽命MTF=________·exp(Ea/kT)·J?2，則指數(shù)n=________。答案：A，2解析：Black方程n=2。18.某PLL輸出抖動1psrms，參考時鐘抖動0.2psrms，VCO抖動0.8psrms，則環(huán)路帶寬約________MHz。答案：10解析：σ2out=σ2ref+σ2vco·|H|2，設一階滾降，解得fc≈10MHz。19.在28nmFDSOI中，若背偏電壓Vbb=?3V，則閾值漂移量ΔVth≈________mV。答案：?120解析：體因子γ≈40mV/V，ΔVth=γ·Vbb。20.某ADCSNDR=62dB，則有效位數(shù)ENOB=________bit。答案：10解析：ENOB=(SNDR?1.76)/6.02≈10。四、判斷題（每題1分，共10分，正確打“√”，錯誤打“×”）21.FinFET的亞閾值擺幅可低于60mV/dec。答案：×解析：室溫極限60mV/dec，無負電容無法突破。22.EUV光刻采用13.5nm波長，可在真空環(huán)境曝光。答案：√23.3DNAND中，浮柵與電荷俘獲型CT單元編程原理相同。答案：×解析：浮柵為隧穿注入，CT為陷阱俘獲。24.銅互連中摻入少量Al可提高電遷移壽命。答案：√25.在SOI工藝中，自加熱效應會導致PMOS電流退化大于NMOS。答案：√解析：空穴遷移率對溫度更敏感。26.PAM4眼圖水平開口與抖動無關。答案：×27.采用低k介質可降低RC延遲，但降低熱導率。答案：√28.RRAMforming電壓與薄膜厚度成正比。答案：√29.在SRAM中，讀靜態(tài)噪聲容限與單元β比成正比。答案：√30.2.5D硅中介層可集成無源濾波器，但無法集成電感。答案：×解析：可集成平面電感。五、簡答題（每題8分，共24分）31.簡述FinFET相對于平面MOSFET在抑制短溝道效應方面的三項物理機制，并給出量化關系。答案：(1)三柵結構使柵極對溝道電位控制增強，幾何因子η=1+Cdep/Cox降低，DIBL減小約30mV/V。(2)超薄fin體使耗盡層厚度tdep≈Wfin/2，源漏場穿透長度λ=√(εsi·tdep·tox/εox)縮短，閾值滾降降低約50mV。(3)體區(qū)高摻雜與SOI結合，使亞閾值擺幅SS從85mV/dec降至65mV/dec。32.某28nm四核處理器，單核動態(tài)功率1.2W，短路功率占15%，若降低Vdd10%，求總動態(tài)功率下降百分比，并給出推導。答案：Pdyn∝CV2f，短路Psc∝(V?Vth)3；設原Vdd=V，新0.9V，Pdyn新=0.92=0.81，Psc新=(0.9?Vth)3/(V?Vth)3≈0.85，總功率P=1.2×(0.85×0.81+0.15×0.85)=0.97W，下降(1.2?0.97)/1.2=19%。33.說明3DIC中TSV引入的KeepOutZone（KOZ）形成機理，并給出減小KOZ的兩項工藝優(yōu)化。答案：TSV銅與硅熱膨脹系數(shù)差異產(chǎn)生應力σ≈E·Δα·ΔT，導致載流子遷移率漂移，KOZ≈2σ·R3/(Y·r)，R為TSV半徑，r為缺陷密度半徑。優(yōu)化：(1)采用W或Co填充降低Δα；(2)引入應力緩沖SiO?襯墊，厚度>0.5μm，KOZ縮小30%。六、計算題（共31分）34.（10分）某65nm反相器，輸入斜率20ps，負載電容50fF，NMOSW=0.5μm，PMOSW=1.0μm，Vdd=1.0V，Vthn=0.35V，Vthp=?0.35V，μnCox=400μA/V2，μpCox=180μA/V2，求tphl與tplh。答案：tphl=CL·ΔV/Iavg，ΔV=0.5Vdd，Iavg≈?μnCox(W/L)(Vdd?Vth)2=?×400×0.5×0.652=42.25μA，tphl=50×10?1?×0.5/42.25×10??=0.59ps·μm，換算0.59×0.5=0.30ps，實際考慮斜率修正α=1.5，tphl=0.45ps。同理tplh=50×10?1?×0.5/(?×180×1×0.652)=0.66ps·μm，修正后1.0ps。最終：tphl≈9ps，tplh≈14ps。35.（10分）某14Gb/sSerDes信道插入損耗?12dB@7GHz，CTLE提供+6dB峰值，DFE1抽頭系數(shù)?0.25，求均衡后殘余ISIdB值。答案：信道脈沖響應主峰1，后標?0.2，CTLE放大高頻，后標相對升至?0.15，DFE抵消?0.25×前標，殘余=?0.15+0.25=+0.1，即+0.8dB過均衡。36.（11分）某256×256陣列的8kbSRAM，采用8T單元，位線擺幅100mV，靈敏放大器失調σ=8mV，求最小位線擺幅保證讀取失效概率<1ppm，并計算由此帶來的動態(tài)功耗降低比例。答案：失效概率P=1?Φ(ΔV/σ)=1ppm，ΔV/σ=4.75，ΔVmin=38mV。原擺幅100mV，位線功耗∝CV2，降低比例=1?(38/100)2=85.6%。七、綜合設計題（共30分）37.設計一款基于22nmFDSOI的極低功耗SubthresholdSRAM，要求：(1)容量32kb，分4bank，每bank128×64；(2)工作電壓0.35V，讀寫速度>2MHz；(3)讀寫SNM>120mV，功耗<0.5μW/MHz；(4)給出單元結構