3.1 組合邏輯電路的分析

在數(shù)字系統(tǒng)中，邏輯電路按功能可分為組合邏輯電路和時序邏輯電路兩大類。本章介紹組合邏輯電路。所謂組合邏輯電路，從電路結(jié)構(gòu)上看，就是由門電路組成的輸出到輸入之間沒有任何反饋的電路。其一般形式如圖3-1所示。圖中X1，X2，…，Xn

為輸入信號，F(xiàn)1，F(xiàn)2，…，F(xiàn)m

為輸出函數(shù)。組合邏輯電路的特點是：電路在任何時刻的穩(wěn)定輸出僅與該時刻的輸入有關(guān)，而與該時刻以前的輸入無關(guān)（或者說與輸入信號作用前的電路狀態(tài)無關(guān)）。這說明組合邏輯電路不具有記憶功能。因此，組合邏輯電路的任一輸出函數(shù)可表示為：Fi

=f（X1，X2，…，Xi，…，Xn）（i=1，2，…，m）下一頁返回3.1 組合邏輯電路的分析對于組合邏輯電路，要討論的基本問題是組合邏輯電路的分析與設(shè)計。組合邏輯電路的分析，就是根據(jù)給定的組合邏輯電路，應(yīng)用邏輯函數(shù)來描述它的工作，找出電路輸出與輸入之間的關(guān)系，判別其所實現(xiàn)的邏輯功能，了解其設(shè)計思想，評定設(shè)計是否合理、經(jīng)濟等。組合邏輯電路的設(shè)計，就是根據(jù)已經(jīng)確定的邏輯功能要求，尋求一個滿足此功能要求的組合邏輯電路的過程。分析與設(shè)計是兩個相反的過程。本章先討論組合邏輯電路的分析與設(shè)計方法，然后介紹常用組合邏輯電路，如譯碼器、編碼器、數(shù)據(jù)選擇器等。上一頁下一頁返回3.1 組合邏輯電路的分析組合邏輯電路分析的目的是：研究給定電路的設(shè)計思想，評價原電路的技術(shù)、經(jīng)濟指標(biāo)，以便修改和完善原設(shè)計，或者根據(jù)實際情況更換器件等。3.1.1 分析方法（1）根據(jù)給定的組合邏輯電路，寫出電路的輸出函數(shù)表達式。（2）進行化簡，求輸出函數(shù)的最簡“與或”式。（3）列寫輸出函數(shù)真值表，為分析邏輯功能做好準(zhǔn)備。（4）進行功能說明，并評價電路。一般來說，真值表一旦列出，則電路的輸入、輸出關(guān)系即明確。這時可根據(jù)真值表概括出電路所實現(xiàn)的功能，并可對原電路設(shè)計方案進行評定或提出改進意見和改進方案等。上述分析步驟是就一般情況而言的，在實際中應(yīng)靈活進行，不一定每步都是必需的。上一頁下一頁返回3.1 組合邏輯電路的分析3.1.2 分析舉例例3-1 分析圖3-2（a）所示的組合邏輯電路。解（1）寫出輸出函數(shù)表達式：（2）進行化簡，采用公式法：（3）進行功能說明，并評價電路。該電路完成的是“異或”邏輯功能，電路輸出與變量A無關(guān)。從所實現(xiàn)的邏輯功能看，原電路設(shè)計復(fù)雜，使用器件較多，在完成相同邏輯功能的條件下，若改用“異或”門，則可使電路既簡單又可靠，如圖3-2（b）所示。上一頁下一頁返回3.1 組合邏輯電路的分析例3-2 分析圖3-3所示組合邏輯電路。解（1）根據(jù)電路寫出函數(shù)表達式：（2）對該表達式進行化簡：

（3）列寫函數(shù)真值表，見表3-1。

（4）從真值表中可以看出，當(dāng)A、B、C三個輸入一致時（或者全為0，或者全為1），輸出才為1，否則輸出為0。所以，這個組合邏輯電路具有檢測“輸入是否一致”的功能，也稱為“不一致電路”。上一頁返回3.2 組合邏輯電路的設(shè)計3.2.1 組合邏輯電路設(shè)計方法組合邏輯電路設(shè)計的一般步驟如下：（1）進行邏輯抽象。①確定所描述事物的輸入變量個數(shù)和輸出變量個數(shù)。②把輸入變量與輸出變量之間的關(guān)系用真值表表示，根據(jù)因果關(guān)系，填充二進制取值。（2）進行化簡。①輸入變量比較少時，用卡諾圖化簡。②用公式化簡。③用其他方法，如Q?M化簡法（本書不介紹）。下一頁返回3.2 組合邏輯電路的設(shè)計（3）邏輯函數(shù)變換。根據(jù)指定的門電路類型，將化簡的“與或”式變成所需的“與非-與非”式、“與或非”式，或“或非-或非”式等，也可不變換，只用“與”門和“或”門實現(xiàn)“與或”式。（4）畫邏輯電路圖。根據(jù)最后形成的邏輯表達式，畫出邏輯電路圖上一頁下一頁返回3.2 組合邏輯電路的設(shè)計3.2.2 組合邏輯電路設(shè)計舉例例3-3 設(shè)計一個供三人使用的少數(shù)服從多數(shù)的表決電路，并用“與非”門實現(xiàn)。解（1）由題意可知，三人代表三個輸入變量，通過與否的結(jié)果為一個輸出變量。三個輸入變量用字母A、B、C表示，輸出用F表示。列出真值表，見表3-2，輸入變量“1”表示同意，輸入變量“0”表示不同意；輸出變量“1”表示通過，輸出變量“0”表示不通過。（2）用卡諾圖化簡真值表，如圖3-4所示，得到化簡函數(shù)：F=AB+BC+AC（3）把化簡的“與或”式轉(zhuǎn)換成“與非-與非”式：

（4）組合邏輯電路圖如圖3-5所示。上一頁下一頁返回3.2 組合邏輯電路的設(shè)計例3-4 設(shè)計1位全加器。

設(shè)計要求：兩個一位的二進制數(shù)相加，當(dāng)每兩位相加時，考慮比它們低一位來的進位，即相當(dāng)于三個一位的二進制數(shù)相加。解（1）由題意可知，輸入變量為3個，即加數(shù)B、被加數(shù)A、低位進位C；輸出變量為2個，即全加和S、全加進位C′。一位全加器的真值表見表3-3。第四行的解讀為，加數(shù)B為1，低位進位C有進位為1，被加數(shù)A為0,相加后本位和為0，同時向高位產(chǎn)生進位C′為1。（2）用卡諾圖法化簡。分別作出S和C′的卡諾圖，如圖3-6所示。由圖3-6（a）可見，因沒有相鄰項而不能進一步合并化簡，所以S的表達式已為最簡的“與或”式，圖3-6（b）可以化簡，表達式為：上一頁下一頁返回3.2 組合邏輯電路的設(shè)計（3）把表達式轉(zhuǎn)化為“與-非-與非”式：（4）組合邏輯電路圖如圖3-7所示。（5）全加器的邏輯符號可用圖3-8來表示。以后將更多地用全加器的邏輯符號來代表全加器。上一頁下一頁返回3.2 組合邏輯電路的設(shè)計例3-5 A、B、C、D為4個二進制輸入變量，設(shè)計一個電路：（1）當(dāng)8≤X≤13時，輸出F1為1；（2）當(dāng)2≤X<10時，輸出F2為1。電路用“與非”門實現(xiàn)。注：X指A、B、C、D四個二進制變量的相應(yīng)十進制值。解（1）由題意可知，輸入變量為4個，輸出變量為2個。列出反映它們之間關(guān)系的真值表，見表3-4。（2）用卡諾圖化簡真值表，如圖3-9所示，得化簡函數(shù)：（3）將函數(shù)式轉(zhuǎn)換成“與非-與非”式：（4）電路圖如圖3-10所示。上一頁返回3.3 中規(guī)模集成電路邏輯部件中規(guī)模集成電路通常能完成部分相對獨立的邏輯功能，其設(shè)計思想與小規(guī)模集成電路完全不同。前面所介紹的都屬于小規(guī)模集成電路，而本節(jié)要介紹的是中規(guī)模集成電路設(shè)計思想：把問題的函數(shù)式推導(dǎo)成中規(guī)模集成電路固有的函數(shù)表達式形式，再利用中規(guī)模器件實現(xiàn)。3.3.1 編碼器把較多的信息用簡短的二進制表示稱為編碼，實現(xiàn)它的硬件稱為編碼器。在數(shù)字系統(tǒng)中，“編碼”常指將十進制數(shù)或字符轉(zhuǎn)換成二進制代碼。例如各類BCD碼編碼器，就是將0～9這些十進制數(shù)字轉(zhuǎn)換成對應(yīng)的4位BCD碼的組合電路。下一頁返回3.3 中規(guī)模集成電路邏輯部件表3-5列出了一個簡化的BCD碼編碼器的真值表。D0～D910個輸入變量代表鍵盤數(shù)字0～9，因是鍵盤輸入，任何時刻僅允許一位有效，符合這種條件的輸入組合只有真值表中所列的10種取值，故可以直接寫出每一個輸出信號的最簡“與或”式：A=D1+D3+D5+D7+D9B=D2+D3+D6+D7C=D4+D5+D6+D7D=D8+D9上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件由以上邏輯表達式，可畫出圖3-11

所示的BCD碼編碼器的邏輯電路圖。上述BCD碼編碼器的輸入信號是互相排斥的。在優(yōu)先編碼器中則不同，其允許幾個信號同時輸入，但是電路只對其中優(yōu)先級別最高的進行編碼，不理睬級別低的信號，或者說級別低的信號不起作用，這樣的電路叫優(yōu)先編碼器。優(yōu)先級別的高低，完全由設(shè)計人員根據(jù)各個輸入信號輕重緩急情況決定。74148是一個典型的8線-3線優(yōu)先編碼器，表3-6給出了它的真值表。從真值表中可以看出，74148的輸入信號

和輸出信號

均用反碼表示。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件3.3.2譯碼器及其應(yīng)用1.譯碼器譯碼是編碼的逆過程，在編碼時，每一種二進制代碼狀態(tài)，都被賦予了特定的含義，即都表示一個確定的信號或者對象。把代碼狀態(tài)的特定含義“翻譯”出來的過程叫作譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。譯碼器是一個多輸出的組合邏輯電路，每一個輸出唯一地對應(yīng)一個特定的輸入組合。常用的譯碼器有二進制譯碼器、二～十進制譯碼器和顯示譯碼器。本節(jié)主要介紹二進制譯碼器的原理及其應(yīng)用，其他類型譯碼器請參考其他書籍。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件二進制譯碼器的輸入是表示某種信息的二進制代碼，對于某個特定的輸入代碼，多個輸出中只有唯一的一個呈現(xiàn)有效電平，其余輸出均呈現(xiàn)無效電平，以此表示翻譯出來的不同信息。有效電平和無效電平是相對而言的，若定義“1”為有效電平，則“0”便為無效電平，反之亦然。因為每一組輸入組合（即一組二進制代碼）對應(yīng)一個輸出端，所以輸入n位二進制代碼的譯碼器，必然有2n

個輸出端。如3位輸入的譯碼器，就有8個輸出端，這種譯碼器也稱為3線-8線譯碼器（簡稱3-8譯碼器）。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件表3-7給出了基本3-8譯碼器的真值表，從表中可以看出，3個輸入A0～A2

的8種組合中的每一種，都唯一地使Z0～Z78個輸出中的一個為1，由此列出譯碼器的邏輯表達式如下：根據(jù)真值表和表達式，畫出3-8譯碼器的邏輯電路圖，如圖3-13所示。圖中每個與非門的3個輸入，分別接A0～A2的8種組合之一。對于任何一種輸入組合，Z0～Z78個輸出中僅有一個為1。74138是常用的中規(guī)模集成電路3-8譯碼器，其真值表見表3-8。圖3-14（a）所示為74138的邏輯電路圖，圖3-14（b）所示為邏輯符號，圖3-14（c）所示為74138芯片管腳圖。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件從邏輯圖中可以看出，74138與圖3-13所示的基本3-8譯碼器相似。不同的是，74138的輸出直接從“與非”門引出，其間不經(jīng)過“非”門，因此輸出

均為反碼，即輸出0為有效，輸出1為無效。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件2.用譯碼器實現(xiàn)組合邏輯函數(shù)任何組合邏輯函數(shù)都可以表示成最小項之和的標(biāo)準(zhǔn)形式，那么利用兩次取反的方法就會很容易地得到其由最小項構(gòu)成的“與非-與非”表達式，例如函數(shù)

的標(biāo)準(zhǔn)“與或”表達式為兩次對F取反并用反演律得上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件74138譯碼器的輸入端A0、A1、A2

分別接輸入變量C、B、A，則譯碼器輸出分別為上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件綜上所述，函數(shù)的標(biāo)準(zhǔn)“與非-與非”表達式，就是由譯碼器相應(yīng)的輸出相“與”再“非”而得到，即利用二進制譯碼器和“與非”門可以實現(xiàn)任何組合邏輯函數(shù)，尤其適合有多個輸出的組合邏輯電路。實現(xiàn)電路圖如圖3-16所示。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件3.3.3 數(shù)值比較器能夠?qū)蓚€數(shù)值進行大小比較的組合邏輯電路稱為比較器。1.一位數(shù)值比較器表3-9列出了一位數(shù)值比較器的真值表，從真值表中可以看出，該比較器有2個一位輸入變量A、B，以及3個比較結(jié)果輸出F1、F2、F3。當(dāng)A>B時，F(xiàn)1=1；當(dāng)A=B時，F(xiàn)2=1；當(dāng)A<B時，F(xiàn)3=1。根據(jù)真值表可寫出三個輸出函數(shù)的表達式如下：由表達式畫出一位數(shù)值比較器的邏輯電路圖，如圖3-17所示

上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件2.四位數(shù)值比較器四位數(shù)值比較器由四個一位數(shù)值比較器組成，用于對兩個四位二進制數(shù)值A(chǔ)（A3

A2A1

A0）和B（B3B2B1B0）的各位從高到低進行比較，4對8個輸入變量為A3B3、A2B2、A1B1、A0B0，3個輸出變量為A>B（A大于B）、A=B（A等于B）、A<B（A小于B）。其真值表見表3-10。

上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件兩個四位二進制數(shù)相比，高位的比較結(jié)果起著決定性作用，即高位不等便可確定兩數(shù)大小，高位相等再進行低一位的比較，所有位均相等才表示兩數(shù)相等。當(dāng)A3>B3（即A3=1，B3=0）時，無論其余數(shù)位為何值，結(jié)果總為A>B，所以輸出“A>B”=1；當(dāng)A3<B3（即A3=0，B3=1）時，無論其余數(shù)位為何值，結(jié)果總為A<B，所以輸出“A<B”=1；當(dāng)A3=B3

時，則要根據(jù)A2、B2

的值來確定兩數(shù)的大小，其余以此類推。四位數(shù)值比較器的邏輯表達式如下：A>B=A3>B3+(A3=B3)·A2>B2+(A3=B3)·(A2=B2)·A1>B1+(A3=B3)·(A2=B2)·(A1=B1)·A0>B0A<B=A3<B3+(A3=B3)·A2>B2+(A3=B3)·(A2=B2)·A1>B1+(A3=B3)·(A2=B2)·(A1=B1)·A0>B0A=B=(A3=B3)·(A2=B2)·(A1=B1)·(A0=B0)上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件根據(jù)上述邏輯表達式，可用4個一位數(shù)值比較器及“與”門、“或”門構(gòu)成圖3-18所示的四位數(shù)值比較器電路。這個電路是中規(guī)模集成電路四位數(shù)值比較器HC85的內(nèi)部結(jié)構(gòu)，HC85的芯片引腳如圖3-19（a）所示，它的邏輯符號如圖3-19（b）所示。HC是用COMS材料制作的集成電路。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件四位數(shù)值比較器電路圖中，還有三個用于擴展的級聯(lián)輸入端“A>B”“A<B”“A=B”，其邏輯功能相當(dāng)于把低四位的比較結(jié)果傳給高四位，當(dāng)高四位比較都相等時，整個數(shù)組的比較值由低四位的比較結(jié)果決定。例3-7 用兩片HC85構(gòu)成八位數(shù)值比較器。解

連接圖如圖3-20所示。比較器總的輸出由高位HC85芯片Ⅱ的輸出確定，低位芯片Ⅰ的輸出連到高位芯片的級聯(lián)輸入端。若參與比較的兩個八位二進制數(shù)的高四位不相等，比較結(jié)果由高位芯片單獨確定，與低位芯片無關(guān)；若兩個八位二進制數(shù)的高四位相等，則比較結(jié)果由級聯(lián)輸入確定，也即由低位芯片的比較結(jié)果確定。低位芯片的級聯(lián)輸入端設(shè)置為“A>B”=0，“A<B”=0，“A=B”=1。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件3.3.4 數(shù)據(jù)選擇器及其應(yīng)用將多路輸入數(shù)據(jù)選擇一路到輸出端的電路稱為數(shù)據(jù)選擇器，也叫多路選擇器或多路開關(guān)。數(shù)據(jù)選擇器都已做成中規(guī)模集成電路形式，常用的有四2選1（即一個集成塊中有四個相同的2選1數(shù)據(jù)選擇器）、雙4選1、8選1和16選1等幾種數(shù)據(jù)選擇器。為了能擴展使用，每個數(shù)據(jù)選擇器都帶有一個選通控制端S。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件1.數(shù)據(jù)選擇器1）4選1多路選擇器4選1多路選擇器如圖3-21所示，其中A1A0是選擇控制端，D3～D0是數(shù)據(jù)輸入端，Y是輸出端。由圖可寫出其輸出表達式：隨著A1A0

取值的不同，“與或”門中被打開的“與”門也隨之變化，而只有加在打開“與”門輸入端的數(shù)據(jù)才能傳送到輸出端。例如A1A0=10時，第三個“與”門打開，這樣把對應(yīng)的D2

數(shù)據(jù)傳送到輸出端Y上。4選1多路選擇器的真值表見表3-11。4選1多路選擇器的邏輯符號如圖3-22所示。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件（2）8選1數(shù)據(jù)選擇器74151是由一個中規(guī)模集成電路構(gòu)成的8選1數(shù)據(jù)選擇器，其真值表見表3-12，其邏輯電路圖、芯片引腳圖和邏輯符號如圖3-23所示。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件當(dāng)選通輸入端

=1時，“與或”門的各個“與”單元被封鎖，輸出Y=0，此時數(shù)據(jù)選擇器的輸出與任何輸入數(shù)據(jù)無關(guān)。當(dāng)

=0時，“與或”門中的各“與”單元開啟，輸出Y的表達式為：由數(shù)據(jù)選擇器和邏輯表達式可以看出，當(dāng)?shù)刂稟2A1A0

選擇輸入使某個最小項mi

為1時，數(shù)據(jù)選擇器的輸出Y便為對應(yīng)的輸入數(shù)據(jù)Di，由此便實現(xiàn)了數(shù)據(jù)選擇的功能。例如，當(dāng)A2A1A0=110時，m6=1，這樣把對應(yīng)的D6

數(shù)據(jù)傳送到輸出端Y上。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件例3-8 用兩片74151連接成16選1數(shù)據(jù)選擇器。解 16選1數(shù)據(jù)選擇器如圖3-24所示。當(dāng)A3=0時，S1=0，S2=1，片2禁止，片1選通工作，則上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件2.數(shù)據(jù)選擇器的應(yīng)用中規(guī)模電路變得非常便宜之后，電路設(shè)計者常用數(shù)據(jù)選擇器來實現(xiàn)組合邏輯函數(shù)。其基本方法是把邏輯函數(shù)向選擇器的固有表達式推導(dǎo)，使邏輯函數(shù)與選擇器的固有表達式一致，這樣就利用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)。由于數(shù)據(jù)選擇器的固有表達式是標(biāo)準(zhǔn)“與或”式，而將邏輯函數(shù)推導(dǎo)成標(biāo)準(zhǔn)“與或”式是一件比較容易的事情，所以很容易實現(xiàn)。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件例3-9 用8選1數(shù)據(jù)選擇器實現(xiàn)3變量函數(shù)F=AB+AC+BC。解

先將邏輯函數(shù)轉(zhuǎn)換成標(biāo)準(zhǔn)“與或”式：8選1數(shù)據(jù)選擇器的表達式Y(jié)為：把F推導(dǎo)成Y的形式：上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件因F原有標(biāo)準(zhǔn)“與或”式中沒有

項，因此要“與”0，才不影響F的值；

同理。原有F中有

項，所以“與”1，也不影響F的值；

同理。經(jīng)過改造F，使F與Y的形式一致，只要對照比較兩式，可知A2=A、A1=B、A0=C，D0=0、D1=0、D2=0、D3=1，D4=0、D5=1、D6=1、D7=1，所有變量都可一一對應(yīng)。令A(yù)2=A、A1=B、A0=C，令D0=D1=D2=D4=0，D3=D5=D6=D7=1，此時，數(shù)據(jù)選擇器的輸出Y與所需函數(shù)的輸出F完全一致，據(jù)此畫出圖3-25所示的電路連接圖，便可實現(xiàn)函數(shù)F=AB+AC+BC。本例也可通過卡諾圖，先把函數(shù)F=AB+AB+BC展開在卡諾圖上，再在卡諾圖上標(biāo)出1，寫出標(biāo)準(zhǔn)“與或”式。這樣不容易出錯。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件例3-10 用多路數(shù)據(jù)選擇器實現(xiàn)函數(shù)F=∑(。解 F=∑(0,1,3,5,6,7)=ABC+ABC+ABC+ABC+ABC+ABC8選1數(shù)據(jù)選擇器的表達式是：Y=A2A1A0iD0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0iD4+A2A1A0D5+A2A1A0D6+A2A1A0D7顯然令A(yù)2=A，A1=B，A0=C，且令D0=D1=D3=D5=D6=D7=1，D2=D4=0，則有F=ABCi1+ABCi1+ABCi0+ABCi1+ABCi0+ABCi1+ABCi1+ABCi1實現(xiàn)電路如圖3-26所示。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件3.3.5 組合邏輯電路舉例

在數(shù)據(jù)流式磁帶機中，廣泛采用GCR（4/5）編碼。它的基本方式是將4位一組的數(shù)據(jù)碼整體轉(zhuǎn)換成5位一組的記錄碼；在數(shù)據(jù)碼中連續(xù)0的個數(shù)不受限制，但在轉(zhuǎn)換后的記錄碼中，連續(xù)0的個數(shù)不超過2個；將轉(zhuǎn)換后的記錄碼按NRZ1制（一種寫入電流格式）記入磁帶中。例3-11 GCR編碼見表3-13，用組合邏輯電路實現(xiàn)GCR編碼轉(zhuǎn)換電路，如圖3-27所示。解

根據(jù)題意可知，輸入變量為數(shù)據(jù)碼A、B、C、D4個，輸出為F1～F55個輸出函數(shù)，記錄碼為F1、F2、F3、F4、F5。上一頁下一頁返回3.3 中規(guī)模集成電路邏輯部件分別求出F1～F55個輸出函數(shù)的卡諾圖，并寫出最簡式。5個函數(shù)的卡諾圖如圖3-28所示。由卡諾圖得出F1～F5

的最簡表達式為：例3-12 用74LS08“與”門和74LS