5.1 只讀存儲(chǔ)器（ROM）

本章主要介紹只讀存儲(chǔ)器（ROM）和可編程邏輯器件（PLD）。內(nèi)容有只讀存儲(chǔ)器的功能、結(jié)構(gòu)與應(yīng)用，可編程邏輯器件的結(jié)構(gòu)特點(diǎn)、工作原理和使用方法。下一頁(yè)返回5.1 只讀存儲(chǔ)器（ROM）只讀存儲(chǔ)器（ReadOnlyMemory，ROM）因工作時(shí)其內(nèi)容只能讀出而得名，信息一旦寫入就不能或不易再修改。按照數(shù)據(jù)寫入方式的特點(diǎn)，只讀存儲(chǔ)器分成掩膜ROM（MROM）、可編程ROM（PROM）、可擦除可編程ROM（EPROM）和電可擦除可編程ROM（E2PROM）四種。掩膜ROM的內(nèi)容是在掩膜版的控制下，由廠家在生產(chǎn)過程中寫入的，出廠時(shí)已完全固定下來(lái)，使用時(shí)不能更改；可編程ROM簡(jiǎn)寫為PROM，其內(nèi)容可由用戶編好后寫入，但只能寫一次，一經(jīng)寫入就不能再更改；可擦除可編程ROM簡(jiǎn)寫為EPROM，用戶使用專用設(shè)備將信息寫入，寫入后還可以用專門方法（如紫外線照射）將原來(lái)的內(nèi)容擦除，再重新寫入新內(nèi)容，可反復(fù)使用；電可擦除可編程ROM又叫E2PROM，它與EPROM相似，只是擦除方法改為電方法，而不再使用紫外線，目前只讀存儲(chǔ)器都采用E2PROM，前三種都已被淘汰。上一頁(yè)下一頁(yè)返回5.1 只讀存儲(chǔ)器（ROM）5.1.1 ROM的結(jié)構(gòu)圖5-1所示是ROM的內(nèi)部結(jié)構(gòu)示意，輸入n位地址（A0…An?2An?1），經(jīng)地址譯碼器譯碼后，產(chǎn)生2n

個(gè)輸出信號(hào)（W0···W2n-2

W2n-1）作為存儲(chǔ)單元地址標(biāo)記，每個(gè)單元都有一個(gè)相應(yīng)的地址，例如0單元的地址就是W0,1單元的地址就是W1···2n-1，單元的地址就是W2n-1,Wi線又叫作字線。每個(gè)地址中存儲(chǔ)的二進(jìn)制數(shù)據(jù)D0…Db?2Db?1為單元的寬度。例如，若要把1單元存儲(chǔ)的b位二進(jìn)制數(shù)據(jù)讀出來(lái)，則只需要令n位地址（An?1An?2…A2

A1A0

）=00…001即可，因這時(shí)地址譯碼器輸出的地址是W1=1，選中1單元，輸出1單元中的b位二進(jìn)制數(shù)據(jù)。上一頁(yè)下一頁(yè)返回5.1 只讀存儲(chǔ)器（ROM）5.1.2 ROM的工作原理

圖5-2給出了一個(gè)示意性的4×4ROM的電路結(jié)構(gòu)和它的簡(jiǎn)化框圖。圖中A0、A1

為地址輸入線，D0～D3

為一個(gè)字單元的4根位線。電路圖上半部分由二極管“與”門陣列組成的2-4譯碼器作為ROM的地址譯碼器，譯碼器輸出為字線W0～W3。ROM的存儲(chǔ)矩陣由電路圖下半部分的二極管“或”門陣列組成。A0、A1

在00～11中取值，W0～W3

中必有一根被選中為1且唯一一根被選中。此時(shí)，若位線與該字線交叉點(diǎn)上跨接有二極管，則該二極管導(dǎo)通，使相應(yīng)的位線輸出為1；若位線與該字線交叉點(diǎn)無(wú)二極管，則相應(yīng)的位線輸出為0。例如，當(dāng)A1=1，A0=0時(shí)，W2

字線上譯碼器跨接的兩個(gè)二極管都截止，使字線W2=1（此時(shí)其他字線W0、W1、W3

上譯碼器跨接的二極管都有導(dǎo)通情況，使W0=0，W1=0，W3=0），D2、D1

與W2

交叉點(diǎn)上跨接有二極管，D0、D3

與W2

交叉點(diǎn)上無(wú)二極管，輸出的字單元內(nèi)容D3D2D1D0=0110。上一頁(yè)下一頁(yè)返回5.1 只讀存儲(chǔ)器（ROM）從存儲(chǔ)功能來(lái)看ROM的結(jié)構(gòu)，它由地址譯碼器和只讀的存儲(chǔ)矩陣兩部分組成。地址譯碼器根據(jù)輸入地址碼譯出相應(yīng)的字線，然后從位線讀出對(duì)應(yīng)字單元的內(nèi)容。從邏輯關(guān)系來(lái)看ROM，它是由“與”門陣列和“或”門陣列構(gòu)成的組合邏輯電路。上述ROM的地址譯碼器是一個(gè)由4個(gè)“與”門組成的2-4譯碼器，產(chǎn)生A0、A1

兩個(gè)變量的4個(gè)最小項(xiàng)，存儲(chǔ)矩陣中的4個(gè)“或”門將相應(yīng)的最小項(xiàng)“或”起來(lái)產(chǎn)生4個(gè)給定的函數(shù)D0～D3。將上述4×4ROM的輸入、輸出關(guān)系用表5-1所示的真值表來(lái)表示，該表的行是每個(gè)地址碼所對(duì)應(yīng)的字單元內(nèi)容，列則是4個(gè)輸出的2變量函數(shù)的邏輯關(guān)系。為簡(jiǎn)化設(shè)計(jì)過程，將圖5-2中的ROM電路表示成圖5-3所示的簡(jiǎn)化圖，圖中略去了電源、電阻、二極管等，只在“與”陣列中和“或”陣列中跨接有二極管的交叉處，加小黑點(diǎn)表示有二極管；而無(wú)二極管的交叉處不加小黑點(diǎn)，這種與ROM電路的真值表有一一對(duì)應(yīng)關(guān)系的簡(jiǎn)化圖稱為“ROM陣列邏輯圖”。上一頁(yè)返回下一頁(yè)5.1 只讀存儲(chǔ)器（ROM）5.1.3ROM制造技術(shù)簡(jiǎn)介

ROM存儲(chǔ)“1”或“0”信息是靠字線、位線交叉點(diǎn)有無(wú)跨接二極管來(lái)實(shí)現(xiàn)。當(dāng)有二極管跨接時(shí)，表示此交叉點(diǎn)存“1”；當(dāng)無(wú)二極管跨接時(shí)，表示此交叉點(diǎn)存“0”。簡(jiǎn)單地說(shuō)，ROM就是以通與斷的狀態(tài)來(lái)表示消息，通表“1”，斷表“0”，二極管本身不能像觸發(fā)器一樣存“1”或“0”信息。交叉點(diǎn)除了跨接二極管外，還可跨接晶體三極管、MOS管等構(gòu)成基本耦合單元。掩膜ROM中的信息已經(jīng)在制造過程中通過掩膜工藝存入，出廠后用戶不能再對(duì)其進(jìn)行修改。掩膜ROM材料成本低廉，但掩膜制作成本較高，適用于大批量成熟產(chǎn)品的定制生產(chǎn)。下一頁(yè)返回上一頁(yè)5.1 只讀存儲(chǔ)器（ROM）為了使用戶能夠自己寫入信息，人們研制出可編程ROM，即PROM產(chǎn)品。PROM在晶體管的發(fā)射極與列選通線之間用熔絲進(jìn)行連接，從而可使用戶編程寫入信息。在未編程的情況下，各存儲(chǔ)單元的內(nèi)容都是“1”；用戶使用專門設(shè)備，通過專用軟件對(duì)交叉點(diǎn)編“1”或“0”，所有交叉點(diǎn)確定“1”或“0”后，進(jìn)行燒制，即該交叉點(diǎn)存“1”則熔絲保留，若該交叉點(diǎn)存“0”則燒斷此點(diǎn)的熔絲（對(duì)此點(diǎn)加高電壓），因此其稱為可編程ROM。由于熔絲燒斷后不可恢復(fù)，所以PROM只能被用戶編程一次，以后不能再修改。熔絲交叉點(diǎn)如圖5-4所示。上一頁(yè)下一頁(yè)返回5.1 只讀存儲(chǔ)器（ROM）RROM只能寫入一次信息，也不是很方便，因此人們后來(lái)又研制出了EPROM，即可擦除可編程ROM，用戶可對(duì)其反復(fù)編程。EPROM的基本耦合單元采用浮柵雪崩注入MOS管，也稱FAMOS管。FAMOS管的柵極完全被二氧化硅絕緣層包圍，因無(wú)導(dǎo)線外引呈懸浮狀態(tài)，故稱為“浮柵”。圖5-5所示為由N溝道FAMOS管構(gòu)成的EPROM基本耦合單元。EPROM出廠時(shí)，所有FAMOS管的浮柵不帶電荷，F(xiàn)AMOS管不導(dǎo)通，位線呈現(xiàn)“1”狀態(tài)；若FAMOS管漏極D接高于正常工作電壓的電壓（+25V），則漏-源極間瞬間產(chǎn)生“雪崩”擊穿，浮柵累聚正電荷，使FAMOS管導(dǎo)通，位線呈現(xiàn)“0”狀態(tài)。待高電壓撤銷后，由于浮柵中的電荷無(wú)處泄漏，所存信息也不會(huì)丟失。這種EPROM芯片上有一個(gè)石英玻璃窗口，當(dāng)紫外線照射這個(gè)窗口時(shí)，所有FAMOS浮柵中的電荷都會(huì)消失（照射10～20分鐘），EPROM恢復(fù)到全“1”的初始狀態(tài)，又可重新寫入新的內(nèi)容。寫入內(nèi)容的EPROM，必須用不透光的膠布將石英玻璃窗口封住，以免所存信息丟失。上一頁(yè)下一頁(yè)返回5.1 只讀存儲(chǔ)器（ROM）用紫外線擦除的EPROM雖具備可擦除重寫的功能，但擦除操作復(fù)雜，擦除速度很慢。為克服這些缺點(diǎn)，人們又研制成了可以用電信號(hào)擦除的可編程ROM，這就是E2PROM（或EEPROM）。在E2PROM存儲(chǔ)單元中采用一種浮柵隧道氧化層MOS管，簡(jiǎn)稱Flotox管，結(jié)構(gòu)如圖5-6所示。Flotox管有兩個(gè)柵極——控制柵和浮置柵。寫“1”時(shí)對(duì)控制柵加+20V電壓，位線接“0”電平，此時(shí)浮置柵充電，存儲(chǔ)電荷，使Flotox管開啟電壓達(dá)到+7V，而正常工作電壓為+3V，所以Flotox管不導(dǎo)通，表示該交叉點(diǎn)存“1”。寫“0”時(shí)對(duì)控制柵加0V電壓，位線加+20V電壓，此時(shí)浮置柵放電，沒有電荷，使Flotox管的開啟電壓接近0V，因正常工作電壓為+3V，F(xiàn)lotox管導(dǎo)通，使得該交叉點(diǎn)處于接地狀態(tài)，表示存“0”，控制柵加+20V或0V電壓就是用電擦除方法，而正常讀操作，控制柵為+3V工作電壓。一個(gè)字節(jié)擦除后，所有的存儲(chǔ)單元均為“1”狀態(tài)。

上一頁(yè)下一頁(yè)返回5.1 只讀存儲(chǔ)器（ROM）E2PROM之后人們又研制出了快閃存儲(chǔ)器（FlashMemory），它是當(dāng)今用途廣泛的只讀存儲(chǔ)器。它是在EPROM和E2PROM制造技術(shù)的基礎(chǔ)上發(fā)展起來(lái)的一種新型的電可擦除可編程存儲(chǔ)器元件。它的存儲(chǔ)單元結(jié)構(gòu)與E2PROM類似，主要差別是柵極氧化層厚度不同?？扉W存儲(chǔ)單元的氧化層較薄，這使其具有更好的電可擦性能?？扉W存儲(chǔ)器的擦除、重寫的速度比E2PROM快，初期的快閃存儲(chǔ)器只能進(jìn)行全片的擦除，不能擦除一個(gè)字節(jié)。新型快閃存儲(chǔ)器則可以擦除一塊數(shù)據(jù)，因而更適于文件存儲(chǔ)方面的應(yīng)用。上一頁(yè)下一頁(yè)返回5.1 只讀存儲(chǔ)器（ROM）5.1.4只讀存儲(chǔ)器（ROM）的應(yīng)用前面介紹的ROM中的地址譯碼器由“與”門陣列構(gòu)成，存儲(chǔ)矩陣由“或”門陣列構(gòu)成。本節(jié)從另外一個(gè)角度重看ROM的構(gòu)成，以便把ROM應(yīng)用在組合邏輯電路設(shè)計(jì)中。ROM中地址譯碼器的每一根字線輸出，實(shí)際上就是對(duì)應(yīng)地址編碼的一個(gè)最小項(xiàng)，地址（A0～An）被看成輸入變量，而每一位位線輸出則相當(dāng)于由地址輸入變量組成的最小項(xiàng)之和。因?yàn)槿魏谓M合邏輯電路都可以表示為最小項(xiàng)之和的形式，所以函數(shù)式可用ROM來(lái)實(shí)現(xiàn)，取代組合邏輯電路。例如對(duì)于前面的4×4ROM來(lái)說(shuō)，由它的電路圖和真值表可以列出各位位線輸出與地址輸入間的邏輯關(guān)系：上一頁(yè)下一頁(yè)返回5.1 只讀存儲(chǔ)器（ROM）由此可見，每一位Di均為輸入A1、A0

的邏輯函數(shù)，ROM確實(shí)可用作組合邏輯的函數(shù)發(fā)生器。再舉一個(gè)用ROM實(shí)現(xiàn)二進(jìn)制碼→格雷碼轉(zhuǎn)換電路的例子。表5-2給出了二進(jìn)制碼→格雷碼轉(zhuǎn)換對(duì)照表，將表中的二進(jìn)制碼B3～B0

作為ROM譯碼器的地址輸入，譯碼器輸出字線M0～M15相當(dāng)于輸入變量組合的最小項(xiàng)，格雷碼中的每一位G3～G0（即ROM或矩陣的輸出位線）相當(dāng)于函數(shù)的輸出變量。將每一個(gè)輸出變量所對(duì)應(yīng)的最小項(xiàng)之和在相應(yīng)的字線、位線交叉處標(biāo)以小黑點(diǎn)，便得到圖5-7所示的二進(jìn)制碼→格雷碼轉(zhuǎn)換的ROM陣列邏輯圖。最后，再根據(jù)ROM陣列邏輯圖將信息“燒”入PROM或EPROM，就可以實(shí)現(xiàn)二進(jìn)制碼→格雷碼轉(zhuǎn)換電路。上一頁(yè)下一頁(yè)返回5.1 只讀存儲(chǔ)器（ROM）從上述例子可以看出，用ROM設(shè)計(jì)組合邏輯電路的過程不需要進(jìn)行函數(shù)化簡(jiǎn)，對(duì)技巧性的要求大大降低。另外，ROM芯片的集成度遠(yuǎn)高于門電路芯片，用ROM實(shí)現(xiàn)邏輯電路可以大幅度減少所用的芯片數(shù)。再有，ROM具有多位輸入地址線和多位字長(zhǎng)的輸出位線，對(duì)于多輸入、多輸出的邏輯電路來(lái)其優(yōu)越性更大。上一頁(yè)返回5.2 可編程邏輯器件5.2.1 可編程邏輯陣列（PLA）上節(jié)介紹的各種只讀存儲(chǔ)器，從結(jié)構(gòu)上可以將它們看成由一個(gè)固定的“與”門陣列（地址譯碼器）和一個(gè)可編程的“或”門陣列（存儲(chǔ)矩陣）組成的器件，可用以實(shí)現(xiàn)各種“與-或”邏輯函數(shù)。只讀存儲(chǔ)器ROM采用固定的“與”門陣列作為完全地址譯碼器，譯碼器的每一根輸出線對(duì)應(yīng)一個(gè)最小項(xiàng)，n個(gè)輸入變量必須對(duì)應(yīng)全部的2n

個(gè)最小項(xiàng)。ROM存儲(chǔ)矩陣中的存儲(chǔ)單元，根據(jù)函數(shù)真值表或表達(dá)式最小項(xiàng)的要求寫入相應(yīng)的內(nèi)容。因此，一個(gè)地址碼只能讀出一個(gè)存儲(chǔ)單元，反過來(lái)一個(gè)存儲(chǔ)單元也只能被一個(gè)地址碼選中，ROM的地址碼與存儲(chǔ)單元有一一對(duì)應(yīng)的關(guān)系。這樣，即使有多個(gè)存儲(chǔ)單元的內(nèi)容是相同的也必須重復(fù)存儲(chǔ)，這對(duì)于芯片面積是一種浪費(fèi)，通常用ROM實(shí)現(xiàn)函數(shù)要浪費(fèi)50%以上的芯片面積?？删幊踢壿嬯嚵校≒LA），其基本結(jié)構(gòu)也是由“與”門陣列和“或”門陣列組成，但PLA的“與”門陣列和“或”門陣列均是可編程的。上一頁(yè)下一頁(yè)返回5.2 可編程邏輯器件ROM的“與”門陣列不管函數(shù)式中是否包含所需最小項(xiàng)，一律給出，而PLA通過編程只產(chǎn)生所需要的乘積項(xiàng)，此乘積項(xiàng)是對(duì)函數(shù)所包含的最小項(xiàng)進(jìn)行化簡(jiǎn)得到的，這樣就使“與”邏輯陣列和“或”邏輯陣列所需要的規(guī)模大為減小，從而有效地提高了芯片的利用率。用PLA進(jìn)行組合邏輯電路設(shè)計(jì)時(shí)，只要將函數(shù)轉(zhuǎn)換成最簡(jiǎn)“與或”式，再根據(jù)最簡(jiǎn)“與或”式畫出邏輯陣列圖就可以了。以5.1節(jié)的二進(jìn)制碼→格雷碼轉(zhuǎn)換電路為例，用PLA進(jìn)行組合邏輯電路設(shè)計(jì)。根據(jù)表5-2給出的二進(jìn)制碼→格雷碼轉(zhuǎn)換對(duì)照表列出邏輯表達(dá)式，并用卡諾圖化簡(jiǎn)法轉(zhuǎn)換成最簡(jiǎn)“與或”式：上一頁(yè)下一頁(yè)返回5.2 可編程邏輯器件根據(jù)所得的最簡(jiǎn)“與或”式中出現(xiàn)的“與”項(xiàng)，列出PLA的“與”陣列，然后再根據(jù)表達(dá)式中的“或”關(guān)系，列出PLA的“或”陣列，由此便得到圖5-8所示的PLA陣列邏輯圖。

上一頁(yè)下一頁(yè)返回5.2 可編程邏輯器件從圖5-8中可以看出，由于最簡(jiǎn)“與或”式中共出現(xiàn)了7個(gè)“與”項(xiàng)，所以PLA的“與”陣列中只要7根字線（每根字線對(duì)應(yīng)一個(gè)“與”項(xiàng)）；共有G0～G34個(gè)表達(dá)式，每個(gè)表達(dá)式都是“與或”形式，這樣“或”陣列需要4根位線分別代表G0～G3。如此設(shè)計(jì)的PLA中，“與”陣列只需7×8=56個(gè)交叉點(diǎn)，“或”陣列需7×4=28個(gè)交叉點(diǎn)，共計(jì)56+28=84個(gè)交叉點(diǎn)，而用ROM需要16×8+16×4=192個(gè)交叉點(diǎn)，芯片面積可省50%以上。上述PLA只能用來(lái)實(shí)現(xiàn)組合邏輯電路，故稱為組合PLA。若在PLA中加入觸發(fā)器陣列，就可用它實(shí)現(xiàn)時(shí)序邏輯電路，這種PLA稱為時(shí)序PLA。圖5-9所示為用PLA和D觸發(fā)器組成的十進(jìn)制同步計(jì)數(shù)器，其中，設(shè)置了4個(gè)D觸發(fā)器。4個(gè)觸發(fā)器的驅(qū)動(dòng)方程如下（A為最低位）：上一頁(yè)下一頁(yè)返回5.2 可編程邏輯器件上一頁(yè)下一頁(yè)返回5.2 可編程邏輯器件D端的邏輯表達(dá)式為：DA=P0DB=P1+P2DC=P3+P4+P5DD=P6+P7由于PLA出現(xiàn)較早，當(dāng)時(shí)缺少成熟的編程工具和高質(zhì)量的配套軟件，且其速度慢、價(jià)格高，故被后來(lái)的PAL、GAL取代。5.2.2 可編程陣列邏輯（PAL）簡(jiǎn)介20世紀(jì)70年代末推出的可編程陣列邏輯（PAL），在陣列控制方式上作了較大的改進(jìn)。PAL由可編程的“與”門陣列和固定的“或”門陣列構(gòu)成，“或”門陣列中每個(gè)“或”門的輸入與固定個(gè)數(shù)的“與”門輸出（即地址輸入變量的某些“與”項(xiàng)）相連，每個(gè)“或”門的輸出是若干個(gè)“與”項(xiàng)之和。由于“與”門陣列是可編程的，也即“與”項(xiàng)的內(nèi)容可由用戶自行編排，所以PAL可用來(lái)實(shí)現(xiàn)各種邏輯關(guān)系。上一頁(yè)下一頁(yè)返回5.2 可編程邏輯器件根據(jù)輸出結(jié)構(gòu)類型的不同，PAL有多種不同的型號(hào)，但它們的“與”門陣列都是類似的。組合輸出型PAL適用于構(gòu)成組合邏輯電路，常見的有“或”門輸出、“或非”門輸出和帶互補(bǔ)輸出端的“或”門等?！盎颉遍T的輸入端一般為2～8個(gè)，有些輸出端還可兼作輸入端。寄存器輸出型PAL適用于構(gòu)成時(shí)序邏輯電路。PAL配有專用的編程工具和相應(yīng)的匯編語(yǔ)言級(jí)開發(fā)軟件，與早期PLA的手工開發(fā)方法相比有了較大的改進(jìn)。上一頁(yè)下一頁(yè)返回5.2 可編程邏輯器件5.2.3 通用陣列邏輯（GAL）簡(jiǎn)介雖然PAL給邏輯設(shè)計(jì)提供了較大的靈活性，但由于它采用的是熔絲工藝，一旦編程完成后，就不能再作修改。另外，PAL的輸出級(jí)采用固定的輸出結(jié)構(gòu)，對(duì)不同輸出結(jié)構(gòu)的需求只能通過選用不同型號(hào)的PAL來(lái)實(shí)現(xiàn)。這些都給用戶帶來(lái)不便。通用邏輯陣列（GAL）是20世紀(jì)80年代推出的新型可編程邏輯器件，它的基本結(jié)構(gòu)與PAL類似。不同之處是，GAL采用了電可擦除（E2CMOS）的工藝，并且它的輸出結(jié)構(gòu)是可編程的。GAL按門陣列的可編程程度，可以分為兩大類。一類是與PAL基本結(jié)構(gòu)類似的普通型GAL器件，它的“與”門陣列是可編程的，“或”門陣列是固定連接的，如GAL16V8就是這一類器件；另一類是新一代GAL器件，它的“與”門陣列和“或”門陣列都是可編程的，如GAL39V18。上一頁(yè)下一頁(yè)返回5.2 可編程邏輯器件GAL采用的高速E2CMOS工藝，使用戶可以用電氣的方法在數(shù)秒內(nèi)完成芯片的擦除和編程操作。另外，GAL的輸出結(jié)構(gòu)采用的輸出邏輯宏單元（OLMC）是可編程的，用戶可以自行定義所需的輸出結(jié)構(gòu)和功能。因此，一片GAL芯片可以反復(fù)編程使用數(shù)百次，并且一種型號(hào)的GAL器件可以兼容數(shù)十種PAL器件，這給開發(fā)工作帶來(lái)了極大的靈活性和方便。另外，GAL配有豐富的計(jì)算機(jī)輔助設(shè)計(jì)軟件，這使它的應(yīng)用得到了更廣泛的普及。

5.2.4 實(shí)例介紹MACH1和MACH2系列器件是VANTIS公司（AMD的可編程邏輯器件公司）的第一代高密度、電可擦除、CMOS宏陣列可編程邏輯器件，它是在PAL、PALCE（相當(dāng)于GAL）結(jié)構(gòu)的基礎(chǔ)上發(fā)展起來(lái)的復(fù)雜可編程邏輯器件（CPLD），由多個(gè)PAL塊和可編程開關(guān)矩陣互聯(lián)而成。它采用0.8μmE2CMOS工藝制造。上一頁(yè)下一頁(yè)返回5.2 可編程邏輯器件1.MACH1、2系列器件的命名MACH1、2系列器件分為商用產(chǎn)品和工業(yè)用產(chǎn)品，其命名一般由六部分組成?，F(xiàn)以MACH111SP-5JC為例介紹各部分的意義，如圖5-10所示。（1）系列類型“MACH”表示CMOS高速宏陣列系列器件。（2）器件型號(hào)該系列器件有111、131、211、221、231五種型號(hào)，各種器件內(nèi)含的宏單元數(shù)目不同。（3）產(chǎn)品標(biāo)識(shí)“SP”表示在系統(tǒng)可編程器件，若此項(xiàng)空白，則表示標(biāo)準(zhǔn)器件，即無(wú)在系統(tǒng)可編程功能。（4）速度“?5”表示器件的tPD=5ns；商用器件的tPD有5ns、6ns、7ns、10ns、12ns和15ns共6種；工業(yè)器件有7ns、10ns、12ns、14ns和18ns共5種。上一頁(yè)下一頁(yè)返回5.2 可編程邏輯器件（5）封裝形式“J”表示PLCC封裝，“V”表示TQFP封裝，“Y”表示PQFP封裝。其對(duì)應(yīng)引腳數(shù)不同，具體請(qǐng)參看有關(guān)資料。（6）工作條件“C”表示商用器件（0℃～+70℃），“I”表示工業(yè)用器件（?40℃～+85℃）。2.MACH1、2系列器件的結(jié)構(gòu)MACH1、2系列所有器件的基本結(jié)構(gòu)均相同，區(qū)別僅為容量差別。這種結(jié)構(gòu)極大地方便了設(shè)計(jì)者對(duì)設(shè)計(jì)的移植。MACH1、2系列器件的基本結(jié)構(gòu)如圖5-11所示，它們由多個(gè)PAL塊和一個(gè)可編程開關(guān)矩陣組成。每個(gè)PAL塊內(nèi)又含有多個(gè)宏單元，MACH1系列器件僅含有輸出宏單元，而MACH2系列既含有輸出宏單元，又含有隱埋宏單元。除此之外，這兩個(gè)系列的基本結(jié)構(gòu)與特性相同。上一頁(yè)下一頁(yè)返回5.2 可編程邏輯器件3.MACH1、2開關(guān)矩陣開關(guān)矩陣在各PAL塊之間以及PAL塊和輸入之間提供互聯(lián)網(wǎng)絡(luò)。開關(guān)矩陣接收來(lái)自所有專用輸入和輸入給開關(guān)矩陣的信號(hào)，并將其連接到所要求的PAL塊，返回到同一個(gè)PAL塊本身的反饋信號(hào)也必須經(jīng)過開關(guān)矩陣。正是這種互聯(lián)機(jī)制保證了MACH器件中各PAL塊之間的相互通信都具有一致的、可預(yù)測(cè)的延時(shí)。開關(guān)矩陣將芯片上的幾個(gè)獨(dú)立的PAL器件組合成為一個(gè)MACH器件。設(shè)計(jì)者在設(shè)計(jì)時(shí)，無(wú)須關(guān)心其內(nèi)部結(jié)構(gòu)，完全由設(shè)計(jì)軟件對(duì)開關(guān)矩陣自動(dòng)配置，并將設(shè)計(jì)自動(dòng)分配到各個(gè)PAL塊。上一頁(yè)下一頁(yè)返回5.2 可編程邏輯器件4.MACH中的PAL塊PAL塊可以視為芯片內(nèi)獨(dú)立的PAL器件。只有通過開關(guān)矩陣，各PAL塊之間才能通信。每個(gè)PAL塊由乘積項(xiàng)陣列、邏輯分配器、宏單元和I/O單元組成。MACH1、2系列器件的PAL塊的基本結(jié)構(gòu)相同，區(qū)別僅在于宏單元數(shù)、I/O數(shù)等。本書以MACH111為例介紹PAL塊的結(jié)構(gòu)和功能。MACH111器件的PAL塊內(nèi)部結(jié)構(gòu)如圖5-12所示。它包括一個(gè)有64個(gè)乘積項(xiàng)的邏輯陣列、一個(gè)邏輯分配器、16個(gè)宏單元和16個(gè)I/O單元。開關(guān)矩陣使每個(gè)PAL塊與26個(gè)輸入相連。每個(gè)PAL塊有4個(gè)附加的輸出使能乘積項(xiàng)，且兩個(gè)為一組。為了輸出使能，將16個(gè)I/O單元分成兩組，每組對(duì)應(yīng)8個(gè)宏單元，每組分配有兩個(gè)輸出使能乘積項(xiàng)。每個(gè)PAL塊內(nèi)還有兩個(gè)乘積項(xiàng)，由16個(gè)宏單元共用，它們分別用于異步復(fù)位和異步置位，以對(duì)宏單元中的觸發(fā)器進(jìn)行初始化。同一個(gè)PAL塊內(nèi)的所有觸發(fā)器的初始化同時(shí)進(jìn)行。

上一頁(yè)下一頁(yè)返回5.2 可編程邏輯器件（1）乘積項(xiàng)陣列MACH111的乘積項(xiàng)陣列由64個(gè)乘積項(xiàng)和6個(gè)專用乘積項(xiàng)組成。其中4個(gè)專用乘積項(xiàng)為可編程輸出使能信號(hào)，另外兩個(gè)專用乘積項(xiàng)則分別為異步復(fù)位和異步置位。MACH111中PAL塊的輸入數(shù)為26個(gè)，它們來(lái)自開關(guān)矩陣。（2）邏輯分配器圖5-13是邏輯分配器的原理框圖，每4個(gè)輸入乘積項(xiàng)組成一個(gè)乘積項(xiàng)簇（ProductTermCluster）。邏輯分配器將它們分配給適當(dāng)?shù)暮陠卧允钩朔e項(xiàng)有較高的利用率。MACH111的邏輯分配器將64個(gè)乘積項(xiàng)按照需要分配到16個(gè)宏單元中。驅(qū)動(dòng)每個(gè)宏單元的乘積項(xiàng)最多可達(dá)12個(gè)。

表5-3列出了MACH111的PAL塊中每個(gè)宏單元可用的乘積項(xiàng)簇。乘積項(xiàng)簇的利用和分配由軟件自動(dòng)進(jìn)行。上一頁(yè)下一頁(yè)返回5.2 可編程邏輯器件（3）宏單元MACH1、2系列器件有兩種宏單元，即輸出宏單元和隱埋宏單元。隱埋宏單元僅用于MACH2系列。輸出宏單元的結(jié)構(gòu)如圖5-14所示。它可配置為組合型和寄存器型輸出，宏單元的輸出送至I/O單元，并可經(jīng)內(nèi)部反饋送回到開關(guān)矩陣。隱埋宏單元的結(jié)構(gòu)如圖5-15所示，其輸出并不送至I/O單元，而只作為內(nèi)部反饋送回開關(guān)矩陣，這樣就將組合型或寄存器型功能“隱埋”。利用這種隱埋，可以在不增加引腳數(shù)的情況下，將有效使用的宏單元數(shù)目增加一倍。上一頁(yè)下一頁(yè)返回5.2 可編程邏輯器件（4）I/O單元I/O單元由三態(tài)輸出緩沖器組成，如圖5-16所示。該三態(tài)緩沖器可通過四選一多路選擇器配置為三種方式：永久地允許該緩沖器作為輸出緩沖器；永久地禁止輸出緩沖器，使該引腳作為輸入引腳；用兩個(gè)乘積項(xiàng)之一控制緩沖器，實(shí)現(xiàn)雙向端口和總線連接。每個(gè)PAL塊中的16個(gè)I/O單元分成兩組，專用的兩個(gè)乘積項(xiàng)在每個(gè)組內(nèi)公用。兩個(gè)乘積項(xiàng)用于控制第一組的8個(gè)三態(tài)輸出