2025年計(jì)算機(jī)組成原理期末考試試題及答案新版一、單項(xiàng)選擇題（每題2分，共20分）1.某32位計(jì)算機(jī)中，若定點(diǎn)整數(shù)采用補(bǔ)碼表示，符號(hào)位占1位，數(shù)值位占31位，則該整數(shù)能表示的最小負(fù)數(shù)是（）。A.-231B.-（231-1）C.-23?D.-（23?-1）2.某浮點(diǎn)運(yùn)算單元執(zhí)行兩個(gè)規(guī)格化浮點(diǎn)數(shù)相加時(shí)，若結(jié)果的尾數(shù)絕對(duì)值大于1（以2為基數(shù)），則需要進(jìn)行的操作是（）。A.左規(guī)，尾數(shù)左移1位，階碼減1B.右規(guī)，尾數(shù)右移1位，階碼加1C.左規(guī)，尾數(shù)左移若干位，階碼減相應(yīng)位數(shù)D.右規(guī)，尾數(shù)右移若干位，階碼加相應(yīng)位數(shù)3.下列關(guān)于RISC（精簡(jiǎn)指令集計(jì)算機(jī)）的描述中，錯(cuò)誤的是（）。A.指令長(zhǎng)度固定，尋址方式種類(lèi)少B.通用寄存器數(shù)量較多，減少訪存次數(shù)C.采用硬布線控制為主，提高指令執(zhí)行速度D.支持復(fù)雜的指令流水線，允許更多指令重疊執(zhí)行4.某計(jì)算機(jī)主存容量為4GB，按字節(jié)編址，Cache采用4路組相聯(lián)映射，塊大小為64B，Cache總?cè)萘繛?56KB。則主存地址中組號(hào)字段的位數(shù)是（）。A.10B.11C.12D.135.某CPU的指令流水線分為取指（IF）、譯碼（ID）、執(zhí)行（EX）、訪存（MEM）、寫(xiě)回（WB）5個(gè)階段，各階段的延遲分別為2ns、3ns、4ns、3ns、2ns。則該流水線的最大吞吐率（單位時(shí)間執(zhí)行的指令數(shù)）約為（）。A.125MIPSB.200MIPSC.250MIPSD.333MIPS6.若某計(jì)算機(jī)的總線采用同步定時(shí)方式，總線時(shí)鐘頻率為100MHz，總線傳輸周期包含4個(gè)時(shí)鐘周期，每個(gè)周期傳輸2字節(jié)數(shù)據(jù)，則總線帶寬為（）。A.50MB/sB.100MB/sC.200MB/sD.400MB/s7.下列關(guān)于虛擬存儲(chǔ)器的描述中，正確的是（）。A.虛擬地址空間的大小僅由主存容量決定B.頁(yè)表的作用是實(shí)現(xiàn)虛擬頁(yè)號(hào)到物理頁(yè)號(hào)的映射C.段式存儲(chǔ)管理比頁(yè)式更易實(shí)現(xiàn)程序的共享和保護(hù)D.快表（TLB）是主存中頁(yè)表的高速緩存8.某指令系統(tǒng)中，操作碼字段占6位，地址碼字段占20位（其中源操作數(shù)和目的操作數(shù)各占10位），則該指令的最大長(zhǎng)度為（）。A.26位B.32位C.36位D.40位9.下列關(guān)于DMA（直接存儲(chǔ)器訪問(wèn)）的描述中，錯(cuò)誤的是（）。A.DMA傳輸過(guò)程中CPU完全不參與B.DMA控制器可直接控制總線進(jìn)行數(shù)據(jù)傳輸C.DMA適用于高速外設(shè)與主存之間的批量數(shù)據(jù)傳輸D.DMA結(jié)束后需向CPU發(fā)送中斷請(qǐng)求以通知完成10.某計(jì)算機(jī)的主存地址為32位，采用二級(jí)頁(yè)表分頁(yè)存儲(chǔ)管理，頁(yè)大小為4KB，每個(gè)頁(yè)表項(xiàng)占4字節(jié)。若一級(jí)頁(yè)表占1個(gè)頁(yè)面，則二級(jí)頁(yè)表的頁(yè)目錄項(xiàng)數(shù)為（）。A.1024B.2048C.4096D.8192二、填空題（每空2分，共20分）1.某8位無(wú)符號(hào)整數(shù)的二進(jìn)制表示為11010110，其對(duì)應(yīng)的十進(jìn)制值為（）。2.若浮點(diǎn)數(shù)的階碼采用移碼表示，尾數(shù)采用補(bǔ)碼表示，且階碼和尾數(shù)均為4位（含符號(hào)位），則該浮點(diǎn)數(shù)能表示的最小負(fù)數(shù)是（）（用二進(jìn)制表示）。3.動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM）需要定期刷新的原因是（）。4.某計(jì)算機(jī)的CPI（每條指令的時(shí)鐘周期數(shù)）為2，時(shí)鐘頻率為3GHz，則其運(yùn)算速度為（）MIPS。5.指令周期通常分為取指周期、（）、執(zhí)行周期和中斷周期。6.總線仲裁的主要目的是（）。7.微程序控制器中，控制存儲(chǔ)器（CM）用于存放（）。8.某計(jì)算機(jī)的中斷系統(tǒng)中，若有5個(gè)中斷源，采用獨(dú)立請(qǐng)求方式，則需要（）根中斷請(qǐng)求線。9.磁盤(pán)存儲(chǔ)器的平均存取時(shí)間由尋道時(shí)間、（）和數(shù)據(jù)傳輸時(shí)間三部分組成。10.若某計(jì)算機(jī)的主存與Cache之間采用全相聯(lián)映射，Cache缺失時(shí)采用LRU（最近最少使用）替換策略，則Cache控制器需要記錄每個(gè)塊的（）信息。三、簡(jiǎn)答題（每題8分，共40分）1.簡(jiǎn)述馮·諾依曼計(jì)算機(jī)的基本結(jié)構(gòu)及工作原理。2.比較同步總線和異步總線的優(yōu)缺點(diǎn)，并說(shuō)明各自的適用場(chǎng)景。3.說(shuō)明虛擬存儲(chǔ)器中“頁(yè)面抖動(dòng)”的產(chǎn)生原因及解決方法。4.分析指令流水線中“控制冒險(xiǎn)”的產(chǎn)生原因，并列舉兩種常見(jiàn)的解決措施。5.簡(jiǎn)述DRAM和SRAM的主要區(qū)別（從存儲(chǔ)原理、速度、集成度、功耗等方面回答）。四、分析題（每題12分，共36分）1.已知某浮點(diǎn)數(shù)采用IEEE754單精度格式（32位），其十六進(jìn)制表示為41B00000H。要求：（1）寫(xiě)出該浮點(diǎn)數(shù)的二進(jìn)制表示；（2）計(jì)算其對(duì)應(yīng)的十進(jìn)制數(shù)值（要求寫(xiě)出計(jì)算過(guò)程）。2.某計(jì)算機(jī)的指令流水線包含IF（取指）、ID（譯碼/取數(shù)）、EX（執(zhí)行）、MEM（訪存）、WB（寫(xiě)回）5個(gè)階段，各階段的延遲均為1個(gè)時(shí)鐘周期?，F(xiàn)有如下指令序列：I1:ADDR1,R2,R3（R1←R2+R3）I2:SUBR4,R1,R5（R4←R1R5）I3:ANDR6,R4,R7（R6←R4∧R7）I4:ORR8,R6,R9（R8←R6∨R9）（1）分析該指令序列在流水線中執(zhí)行時(shí)可能產(chǎn)生的冒險(xiǎn)類(lèi)型；（2）畫(huà)出未采取任何冒險(xiǎn)處理措施時(shí)的流水線時(shí)空?qǐng)D（假設(shè)初始時(shí)流水線為空）；（3）提出一種解決該冒險(xiǎn)的具體方法，并說(shuō)明其原理。3.某計(jì)算機(jī)的主存容量為256MB，按字節(jié)編址，Cache容量為32KB，塊大小為64B，采用4路組相聯(lián)映射方式，Cache的訪問(wèn)時(shí)間為10ns，主存的訪問(wèn)時(shí)間為100ns。假設(shè)程序執(zhí)行過(guò)程中Cache的命中率為95%，要求：（1）計(jì)算主存地址中各字段（標(biāo)記、組號(hào)、塊內(nèi)偏移）的位數(shù)；（2）計(jì)算該存儲(chǔ)系統(tǒng)的平均訪問(wèn)時(shí)間；（3）若將Cache的塊大小改為128B，分析對(duì)Cache命中率的可能影響（需說(shuō)明原因）。五、設(shè)計(jì)題（每題15分，共30分）1.設(shè)計(jì)一個(gè)4位算術(shù)邏輯單元（ALU），要求支持以下操作：加法（A+B）減法（AB）邏輯與（A∧B）邏輯或（A∨B）（1）畫(huà)出ALU的邏輯結(jié)構(gòu)框圖（需標(biāo)注關(guān)鍵部件）；（2）說(shuō)明控制信號(hào)的設(shè)置方式（列出控制信號(hào)名稱及對(duì)應(yīng)操作的編碼）；（3）簡(jiǎn)要描述減法操作的實(shí)現(xiàn)原理（基于補(bǔ)碼運(yùn)算）。2.某計(jì)算機(jī)的指令系統(tǒng)包含以下3條指令：指令1：LOADR1,(R2)（將R2指向的主存單元內(nèi)容加載到R1）指令2：STORE(R3),R4（將R4的內(nèi)容存儲(chǔ)到R3指向的主存單元）指令3：ADDR5,R6,R7（R5←R6+R7）假設(shè)CPU的控制單元采用硬布線方式設(shè)計(jì)，要求：（1）寫(xiě)出每條指令的執(zhí)行步驟（取指、譯碼、執(zhí)行等階段的具體操作）；（2）設(shè)計(jì)控制信號(hào)的產(chǎn)生邏輯（需明確關(guān)鍵控制信號(hào)，如PCWrite、MemRead、RegWrite等的作用及觸發(fā)條件）。答案一、單項(xiàng)選擇題1.A2.B3.D4.B5.C6.B7.B8.C9.A10.A二、填空題1.2142.階碼1000，尾數(shù)1.000（注：階碼移碼為全0時(shí)對(duì)應(yīng)最小階，尾數(shù)補(bǔ)碼全1時(shí)為最小負(fù)數(shù)，具體表示為階碼1000（移碼，偏移量為23），尾數(shù)1.000（補(bǔ)碼））3.電容電荷會(huì)泄漏，需定期補(bǔ)充4.15005.間址周期6.解決多個(gè)主設(shè)備同時(shí)申請(qǐng)總線的沖突7.微程序（或微指令）8.59.旋轉(zhuǎn)延遲時(shí)間10.訪問(wèn)順序（或使用次數(shù)）三、簡(jiǎn)答題1.基本結(jié)構(gòu)：由運(yùn)算器、控制器、存儲(chǔ)器、輸入設(shè)備、輸出設(shè)備五大部件組成。工作原理：采用存儲(chǔ)程序控制，將程序和數(shù)據(jù)預(yù)先存入存儲(chǔ)器，控制器逐條取出指令并分析，根據(jù)指令控制各部件協(xié)調(diào)工作，自動(dòng)完成數(shù)據(jù)運(yùn)算和處理。2.同步總線：優(yōu)點(diǎn)是傳輸速度快，時(shí)序統(tǒng)一；缺點(diǎn)是對(duì)總線長(zhǎng)度和設(shè)備速度一致性要求高。適用于設(shè)備速度相近、總線長(zhǎng)度較短的系統(tǒng)。異步總線：優(yōu)點(diǎn)是靈活性高，可連接不同速度的設(shè)備；缺點(diǎn)是傳輸效率較低，時(shí)序控制復(fù)雜。適用于設(shè)備速度差異大、總線長(zhǎng)度較長(zhǎng)的系統(tǒng)。3.頁(yè)面抖動(dòng)：頻繁的頁(yè)面調(diào)入調(diào)出，導(dǎo)致CPU利用率急劇下降。原因：內(nèi)存分配不足，進(jìn)程的工作集未被完全裝入主存，頻繁產(chǎn)生缺頁(yè)中斷。解決方法：增加內(nèi)存容量；采用合適的頁(yè)面置換算法（如LRU）；調(diào)整進(jìn)程的內(nèi)存分配量（如工作集算法）。4.控制冒險(xiǎn)：由分支指令或跳轉(zhuǎn)指令引起的流水線斷流。原因：流水線需要根據(jù)指令執(zhí)行結(jié)果決定后續(xù)取指方向，但結(jié)果在執(zhí)行階段才能確定，導(dǎo)致取指階段的指令預(yù)取錯(cuò)誤。解決措施：（1）分支預(yù)測(cè)（靜態(tài)或動(dòng)態(tài)預(yù)測(cè)），提前猜測(cè)分支方向并預(yù)取指令；（2）延遲分支，在分支指令后插入1~2條無(wú)關(guān)指令（延遲槽），減少流水線氣泡。5.存儲(chǔ)原理：SRAM利用觸發(fā)器存儲(chǔ)數(shù)據(jù)，DRAM利用電容存儲(chǔ)電荷；速度：SRAM更快；集成度：DRAM更高（電容結(jié)構(gòu)簡(jiǎn)單）；功耗：DRAM因需要刷新，功耗更高；用途：SRAM用于Cache，DRAM用于主存。四、分析題1.（1）十六進(jìn)制41B00000H轉(zhuǎn)換為二進(jìn)制：01000001101100000000000000000000，即符號(hào)位S=0（正），階碼E=10000011（二進(jìn)制），尾數(shù)M=01100000000000000000000。（2）階碼E=131（十進(jìn)制），偏移量=127，故指數(shù)e=131-127=4。尾數(shù)M=1.011（隱含最高位1），故數(shù)值=+1.011×2?=10110（二進(jìn)制）=22（十進(jìn)制）。2.（1）數(shù)據(jù)冒險(xiǎn)（RAW）：I2依賴I1的R1結(jié)果，I3依賴I2的R4結(jié)果，I4依賴I3的R6結(jié)果。（2）時(shí)空?qǐng)D（部分）：周期1：I1-IF周期2：I1-ID，I2-IF周期3：I1-EX，I2-ID，I3-IF周期4：I1-MEM，I2-EX（stall），I3-ID，I4-IF（注：因I2的ID階段需讀取I1未寫(xiě)回的R1，故I2在EX階段前需停頓）（3）解決方法：數(shù)據(jù)前推（旁路技術(shù)）。在EX階段結(jié)束后，將I1的運(yùn)算結(jié)果通過(guò)旁路路徑直接送到I2的ID/EX階段寄存器，避免等待WB階段寫(xiě)回寄存器堆。3.（1）主存地址32位，塊大小64B=2?，塊內(nèi)偏移6位；Cache容量32KB=21?B，4路組相聯(lián)，組數(shù)=32KB/(4×64B)=128=2?，組號(hào)7位；標(biāo)記位=32-7-6=19位。（2）平均訪問(wèn)時(shí)間=0.95×10ns+0.05×(10ns+100ns)=9.5ns+5.5ns=15ns。（3）塊大小增大，可能提高命中率（局部性原理，相鄰數(shù)據(jù)被預(yù)?。珘K過(guò)大時(shí)，因Cache總塊數(shù)減少，替換次數(shù)增加，可能導(dǎo)致命中率下降（塊內(nèi)無(wú)關(guān)數(shù)據(jù)占用空間）。五、設(shè)計(jì)題1.（1）邏輯框圖：包含4位加法器、與門(mén)、或門(mén)、多路選擇器（MUX）、進(jìn)位鏈等。加法器輸入A和B，與門(mén)輸出A∧B，或門(mén)輸出A∨B，MUX根據(jù)控制信號(hào)選擇輸出結(jié)果。（2）控制信號(hào)：OP[1:0]。OP=00：加法；OP=01：減法；OP=10：與；OP=11：或。（3）減法操作：將B取補(bǔ)碼（B取反加1），然后與A相加（A+(-B)），通過(guò)加法器實(shí)現(xiàn)。2.（1）指令執(zhí)行步驟：LOAD：取指（PC→MAR，