2025年集成電路設(shè)計(jì)與集成系統(tǒng)(芯片架構(gòu)與工藝)試卷及答案一、單項(xiàng)選擇題（每題2分，共20分）1.在7nmFinFET工藝中，為了抑制短溝道效應(yīng)，柵極結(jié)構(gòu)最核心改進(jìn)是A.引入高κ柵介質(zhì)B.采用三維環(huán)柵結(jié)構(gòu)C.降低源漏摻雜濃度D.增加溝道應(yīng)變答案：B解析：FinFET通過三維環(huán)柵（WraparoundGate）顯著增強(qiáng)柵極對(duì)溝道的靜電控制，抑制短溝道效應(yīng)；高κ介質(zhì)（A）雖重要，但非“最核心”改進(jìn)。2.下列哪一項(xiàng)不是Chiplet架構(gòu)帶來的直接收益A.降低一次性掩膜成本B.提高單片良率C.減少跨芯粒延遲D.支持異構(gòu)工藝復(fù)用答案：C解析：Chiplet引入芯粒間互連，跨芯粒延遲反而上升，需通過先進(jìn)封裝補(bǔ)償；A、B、D均為直接收益。3.在SRAM單元中，ReadSNM（靜態(tài)噪聲容限）最敏感的版圖參數(shù)是A.下拉管溝道寬度B.傳輸門柵長(zhǎng)C.上拉管溝道長(zhǎng)度D.單元高寬比答案：B解析：傳輸門柵長(zhǎng)增大→傳輸管驅(qū)動(dòng)能力下降→讀干擾加劇，ReadSNM退化最顯著。4.3DNAND中，用于實(shí)現(xiàn)“虛擬串”以隔離存儲(chǔ)串漏電的工藝模塊是A.深槽隔離（DTI）B.柵極替換（GateReplacement）C.通道孔犧牲層刻蝕D.虛擬溝道孔（DummyChannelHole）答案：D解析：虛擬溝道孔不填充多晶硅，形成絕緣柱，阻斷相鄰串之間的亞閾值漏電路徑。5.在28nm以下工藝中，金屬層間介質(zhì)（IMD）普遍采用SiOC（κ≈2.9）而非SiO?（κ≈4.2），主要目的是A.提高擊穿場(chǎng)強(qiáng)B.降低RC延遲C.增強(qiáng)熱導(dǎo)率D.抑制電遷移答案：B解析：介電常數(shù)降低→電容C下降→RC乘積下降，對(duì)高速互連至關(guān)重要。6.關(guān)于DUV與EUV光刻對(duì)比，下列說法正確的是A.EUV單光子能量低于ArF激光B.EUV需使用CaF?投影透鏡C.EUV可避免多重圖形，降低套刻誤差D.EUV的焦深（DoF）顯著大于DUV答案：C解析：EUV波長(zhǎng)13.5nm，單次曝光即可實(shí)現(xiàn)7nm節(jié)點(diǎn)，減少多重圖形；A錯(cuò)（EUV光子能量92eV遠(yuǎn)高于ArF6.4eV）；B錯(cuò)（EUV用反射鏡）；D錯(cuò)（波長(zhǎng)縮短→DoF減?。?.在先進(jìn)封裝中，TSV（硅通孔）先通孔（Viafirst）工藝相對(duì)后通孔（Vialast）的主要優(yōu)勢(shì)是A.與CMOS工藝熱預(yù)算兼容B.可保持晶圓正面完整性C.降低Cu擴(kuò)散污染風(fēng)險(xiǎn)D.允許更高深寬比答案：A解析：Viafirst在CMOS前段完成，高溫退火不影響已形成的器件；Vialast需避開鋁焊盤，深寬比受限。8.下列哪項(xiàng)技術(shù)最能有效抑制FinFET的自熱效應(yīng)（SHE）A.降低Fin高度B.引入應(yīng)變SiGe溝道C.采用SOI襯底D.在Fin側(cè)壁沉積高導(dǎo)熱SiN答案：D解析：高導(dǎo)熱SiN（κ≈30W/m·K）作為鈍化層，可快速橫向散熱；A降低驅(qū)動(dòng)電流；C在FinFET中已用Bulk，SOI不兼容高功率。9.在112GbpsSerDes中，PAM4相比NRZ的眼圖水平張開度（UI）A.增加100%B.減少50%C.不變D.減少25%答案：B解析：PAM4每符號(hào)攜帶2bit，相同波特率下UI減半，水平張開度縮小50%，對(duì)抖動(dòng)更敏感。10.關(guān)于RISCV指令集，下列實(shí)現(xiàn)方案中，最能體現(xiàn)“微架構(gòu)無關(guān)”設(shè)計(jì)理念的是A.將MUL指令映射為單周期組合乘法器B.在特權(quán)規(guī)范中定義物理內(nèi)存保護(hù)（PMP）C.采用宏融合將AUIPC+JALR優(yōu)化為跳轉(zhuǎn)D.在RoCC接口擴(kuò)展自定義指令答案：B解析：PMP屬于特權(quán)規(guī)范，與微架構(gòu)無關(guān)；A、C、D均涉及具體實(shí)現(xiàn)細(xì)節(jié)。二、多項(xiàng)選擇題（每題3分，共15分，多選少選均不得分）11.下列哪些措施可同時(shí)降低動(dòng)態(tài)功耗與靜態(tài)功耗A.電源門控（PowerGating）B.自適應(yīng)電壓調(diào)節(jié)（AVS）C.高閾值單元替換D.時(shí)鐘門控（ClockGating）答案：B、C解析：AVS降低VDD→動(dòng)態(tài)功耗∝VDD2，同時(shí)亞閾值漏電下降；高閾值降低泄漏；A僅降靜態(tài)；D僅降動(dòng)態(tài)。12.在3nmGAA（Nanosheet）晶體管中，影響閾值電壓（Vt）的版圖參數(shù)包括A.Sheet寬度B.柵極金屬功函數(shù)C.源漏外延facets晶面取向D.溝道應(yīng)力記憶長(zhǎng)度（SMT）答案：A、B、D解析：Sheet寬度改變量子限制→Vt漂移；功函數(shù)直接設(shè)Vt；SMT引入應(yīng)力→能帶結(jié)構(gòu)變化；C晶面取向由外延工藝固定，版圖不直接控制。13.關(guān)于D2D（DietoDie）接口，下列哪些技術(shù)可實(shí)現(xiàn)<0.5pJ/bit能耗A.基于全擺幅CMOS的DDR型并行接口B.低電壓差分電流模式邏輯（LVDSCML）C.無終端近場(chǎng)電容耦合（ACcoupled）D.基于TSV的面對(duì)面垂直互連答案：C、D解析：電容耦合與TSV垂直互連均無需大電流驅(qū)動(dòng)，能耗<0.3pJ/bit；A、B需終端匹配，能耗>1pJ/bit。14.在FinFET版圖設(shè)計(jì)中，下列哪些做法會(huì)觸發(fā)DFM違規(guī)A.單Fin器件采用“L形”柵極以節(jié)省面積B.在OD2規(guī)則區(qū)域放置擴(kuò)散斷裂（DiffusionBreak）C.共用源漏區(qū)Fin數(shù)量大于10D.柵極與Poly方向呈45°角答案：A、D解析：L形柵極導(dǎo)致光刻鄰近效應(yīng)；45°Poly無法使用1D柵規(guī)則，均觸發(fā)DFM；B、C為規(guī)則允許。15.下列哪些失效機(jī)理與Cu互連的低κ介質(zhì)密切相關(guān)A.時(shí)間相關(guān)介電擊穿（TDDB）B.應(yīng)力遷移（SM）C.電遷移（EM）D.偏壓溫度不穩(wěn)定性（BTI）答案：A、B解析：低κ多孔→TDDB壽命下降；Cu與低κ熱膨脹系數(shù)失配→SM空洞；EM主要與Cu/阻擋層界面；BTI為器件級(jí)。三、判斷改錯(cuò)題（每題2分，共10分，先判對(duì)錯(cuò)，若錯(cuò)需給出正確表述）16.在EUV光刻中，采用六面反射鏡（6Mirror）的投影系統(tǒng)比四面系統(tǒng)具有更大的曝光視場(chǎng)（FieldSize）。答案：錯(cuò)正確表述：六面反射鏡因多次反射導(dǎo)致能量損失與系統(tǒng)復(fù)雜度增加，通常視場(chǎng)更小；四面系統(tǒng)視場(chǎng)更大。17.對(duì)于同一邏輯功能，采用傳輸門邏輯（TG）相比靜態(tài)CMOS邏輯，在0.5V近閾值區(qū)具有更小的傳播延遲。答案：錯(cuò)正確表述：近閾值區(qū)驅(qū)動(dòng)電流呈指數(shù)下降，TG需雙向通過NMOS+PMOS，串聯(lián)電阻更大，延遲反而大于靜態(tài)CMOS。18.在3DIC中，采用微凸塊（μbump）間距為20μm的面對(duì)面堆疊，其互連密度高于同節(jié)距TSV中介層方案。答案：對(duì)解析：面對(duì)面無需TSV占用面積，僅μbump密度決定，理論密度更高。19.對(duì)于7nm節(jié)點(diǎn)，柵極接觸（GateContactOverActive,COAG）技術(shù)可節(jié)省標(biāo)準(zhǔn)單元高度約10%。答案：對(duì)解析：COAG移除柵極引出到Poly的橫向間距，單元高度從9T降至8T，節(jié)省約11%。20.在SRAM中，采用8T單元相比6T，可消除半選擇（Halfselect）干擾，但讀靜態(tài)噪聲容限（SNM）不變。答案：錯(cuò)正確表述：8T獨(dú)立讀端口，讀SNM與HoldSNM相同，不再受傳輸門干擾，讀SNM顯著提高。四、簡(jiǎn)答題（每題8分，共24分）21.簡(jiǎn)述FinFET工藝中“FinPatterning”采用SAQP（SelfAlignedQuadruplePatterning）的流程，并指出關(guān)鍵尺寸控制難點(diǎn)。答案：流程：1)芯軸（Mandrel）沉積SiN，光刻定義80nm節(jié)距；2)側(cè)墻沉積共形SiO?，刻蝕形成第一次側(cè)墻（40nm）；3)去除芯軸，以側(cè)墻為硬掩模，刻蝕SiO?二次側(cè)墻（20nm）；4)以二次側(cè)墻為掩模，刻蝕硅Fin，最終節(jié)距20nm。難點(diǎn)：a)側(cè)墻厚度均勻性（<1nm3σ）直接決定Fin寬度；b)芯軸粗糙度（LER）經(jīng)兩次轉(zhuǎn)移放大，導(dǎo)致Fin邊緣粗糙度>1.2nm即顯著影響Vt；c)二次側(cè)墻對(duì)準(zhǔn)誤差造成Fin彎曲（FinBending），需優(yōu)化刻蝕選擇比>30:1。22.對(duì)比數(shù)字APR流程中“MultiSourceClockTreeSynthesis（MSCTS）”與傳統(tǒng)單源時(shí)鐘樹的差異，并給出功耗時(shí)序權(quán)衡公式。答案：差異：1)MSCTS允許時(shí)鐘源從多個(gè)物理點(diǎn)（時(shí)鐘門控單元或局部根緩沖器）同時(shí)驅(qū)動(dòng)，形成“森林”結(jié)構(gòu)；2)插入延遲降低30%，時(shí)鐘功耗減少15%–25%；3)需解決跨源時(shí)鐘偏差（IntersourceSkew），引入GlobalSkewBudget≤30ps。權(quán)衡公式：P_total=P_dynamic+P_short_circuitP_dynamic=α·C·V2·f·(1+β·N_root)其中β為根節(jié)點(diǎn)數(shù)懲罰因子（0.02/root），N_root增加→C增大，但α（翻轉(zhuǎn)率）下降；最優(yōu)N_root滿足dP_total/dN_root=0，解得N_opt≈√(α?/0.02β)，α?為單根翻轉(zhuǎn)率。23.解釋“熱載流子注入（HCI）”在Nanosheet晶體管中的退化機(jī)制，并給出壽命模型。答案：機(jī)制：溝道電子在漏端高場(chǎng)獲得動(dòng)能>3.2eV，撞擊SiH鍵，界面態(tài)N_it生成；Nanosheet角落電場(chǎng)集中，損傷增強(qiáng)1.8×。壽命模型：t_bd=A·(I_sub)^(n)·exp(E_a/kT)其中I_sub=K·(VdsVd_sat)·exp(B/Vd_sat)，n=2.3，E_a=0.13eV；Nanosheet因量子限制，Vd_sat升高，I_sub下降，壽命較FinFET延長(zhǎng)1.5×。五、計(jì)算與綜合題（共31分）24.（10分）某6TSRAM采用22nmFinFET，F(xiàn)in高度H_fin=30nm，等效氧化層厚度EOT=0.9nm。已知電子遷移率μ_n=1100cm2/V·s，電源電壓VDD=0.8V。1)計(jì)算單Fin下拉管（n=1）的驅(qū)動(dòng)電流I_on；2)若要求讀SNM≥90mV，傳輸門與下拉管寬度比β_ratio需滿足何值？（給定ReadSNM≈VDD·(11/√(1+β_ratio))）答案：1)C_ox=ε_(tái)ox/EOT=3.45×10?1?F/mW_eff=2H_fin+T_fin≈2×30+8=68nmI_on=μ_n·C_ox·(W_eff/L)·(VDDVt)2/2取L=22nm，Vt=0.35VI_on=1100×10??×3.45×10?1?×(68×10??/22×10??)×(0.45)2/2≈52μA/Fin2)90mV=0.8·(11/√(1+β))解得√(1+β)=0.8/(0.80.09)≈1.126β≈0.26825.（10分）某Chiplet系統(tǒng)采用2.5DCoWoS封裝，中介層線寬0.4μm，介厚1.2μm，κ=3.2。1)計(jì)算單端微帶線單位長(zhǎng)度電容c與特征阻抗Z?；2)若芯粒間鏈路采用DDR4Gb/s，允許反射系數(shù)|Γ|≤5%，求最大走線長(zhǎng)度L_max；答案：1)c=ε?ε_(tái)r·(w/h+0.77)/√(1+1.2t/w)=8.85×10?12×3.2×(0.4/1.2+0.77)/√(1+1.2×0.4/0.4)≈1.02pF/mmZ?≈60/√ε_(tái)r·ln(8h/w+w/4h)≈52Ω2)反射系數(shù)|Γ|=|(Z_LZ?)/(Z_L+Z?)|≤0.05設(shè)終端匹配Z_L=50Ω，則允許走線電感引入偏差ΔZ=2.6Ω微帶線ΔZ≈Z?·(βl)2/2，β=ω√(LC)解得l_max≈2.6/(Z?·ω2LC/2)=2.6/(52×(2π×2×10?)2×1.02×10?12×52×10?12)≈4.8mm26.（11分）設(shè)計(jì)一個(gè)8bit分段式電流舵DAC，高4位采用15個(gè)單位源，低4位采用二進(jìn)制權(quán)重，單位電流I_unit=50μA，負(fù)載電阻R_L=50Ω。1)給出滿量程輸出電壓V_fs；2)若單位電流源失配σ_I=0.5%，求DNL與INL的3σ值；3)采用何種校準(zhǔn)技術(shù)可將INL降至<0.1LSB？簡(jiǎn)述原理。答案：1)V_fs=(2?1)·I_unit·R_L=255×50μA×50Ω=0.6375V2)