2025年集成電路原理試題及答案一、單項(xiàng)選擇題（每題2分，共20分）1.在0.18μmCMOS工藝中，若柵氧厚度t_ox=3.2nm，硅的相對(duì)介電常數(shù)ε_(tái)r=11.7，真空介電常數(shù)ε_(tái)0=8.85×10?12F/m，則單位面積柵氧電容C_ox約為A.1.15fF/μm2B.5.8fF/μm2C.11.7fF/μm2D.32fF/μm2答案：B解析：C_ox=ε_(tái)0ε_(tái)r/t_ox=8.85×10?12×11.7/(3.2×10??)=32.3mF/m2=32.3fF/mm2→5.8fF/μm2（1mm2=10?μm2）。2.某差分放大器共模輸入范圍上限由PMOS輸入對(duì)管退出飽和決定，若V_DD=1.8V，|V_tp|=0.4V，過(guò)驅(qū)動(dòng)電壓|V_ov|=0.2V，則最大共模輸入電壓為A.1.8VB.1.6VC.1.4VD.1.2V答案：C解析：上限=V_DD?|V_ov|=1.8?0.4=1.4V（忽略體效應(yīng)）。3.在65nm節(jié)點(diǎn)，采用應(yīng)力記憶技術(shù)（SMT）主要為了提升A.PMOS空穴遷移率B.NMOS電子遷移率C.柵氧可靠性D.銅互連電導(dǎo)答案：B解析：SMT通過(guò)張應(yīng)力SiN帽層增強(qiáng)NMOS溝道電子遷移率。4.某SRAM單元在0.5V、25℃下讀靜態(tài)噪聲容限（SNM）為45mV，若溫度升高至85℃，SNM將A.增加約10mVB.基本不變C.下降約15mVD.下降超過(guò)30mV答案：C解析：高溫降低V_th與遷移率，下拉管強(qiáng)度減弱，SNM退化約15mV。5.關(guān)于FinFET寄生電容，下列說(shuō)法正確的是A.C_gs僅由柵溝道電容決定B.C_gd包含柵源/漏擴(kuò)展區(qū)邊緣電容C.C_gb可忽略D.鰭高增加使C_gs減小答案：B解析：FinFET三維結(jié)構(gòu)中，柵包裹鰭片，C_gd含側(cè)壁邊緣電容。6.在65nm以下工藝，銅互連必須添加Ta/TaN襯墊，其主要作用是A.降低電阻B.阻擋Cu擴(kuò)散C.提高熱導(dǎo)率D.增加機(jī)械強(qiáng)度答案：B解析：Ta/TaN作為擴(kuò)散阻擋層，防止Cu進(jìn)入SiO?造成漏電。7.某PLL輸出抖動(dòng)主要來(lái)源于VCO的1/f3噪聲，若將VCO電流源由單管改為共源共柵結(jié)構(gòu)，則A.1/f3抖動(dòng)降低，熱抖動(dòng)增加B.1/f3抖動(dòng)降低，熱抖動(dòng)幾乎不變C.兩者均降低D.兩者均增加答案：B解析：共源共柵提高輸出阻抗，抑制低頻噪聲，熱噪聲基本不變。8.在28nmFDSOI中，通過(guò)背柵偏置可實(shí)現(xiàn)A.正向偏置提高V_thB.反向偏置降低I_onC.正向偏置降低V_thD.背柵對(duì)PMOS無(wú)效答案：C解析：FDSOI背柵正向偏置減小V_th，提高I_on。9.關(guān)于片上電感Q值，下列措施最有效的是A.增加線圈寬度B.采用鋁層而非銅層C.在硅表面刻蝕深槽D.降低頻率答案：C解析：深槽減少襯底渦流損耗，顯著提高Q。10.某10bitSARADC采用單調(diào)切換開(kāi)關(guān)策略，其切換能量相比傳統(tǒng)二進(jìn)制切換A.增加50%B.基本不變C.降低約80%D.降低10%答案：C解析：?jiǎn)握{(diào)策略僅向下切換，能量節(jié)省約80%。二、填空題（每空3分，共30分）11.某NMOS管W=0.5μm，L=45nm，μ_n=300cm2/V·s，C_ox=12fF/μm2，V_ov=0.2V，則跨導(dǎo)g_m=______mS。答案：0.72解析：g_m=μ_nC_ox(W/L)V_ov=300×12×(0.5/0.045)×0.2=8×10?3S=0.72mS（單位換算：1cm2=10??m2，1fF=10?1?F）。12.在0.9V、45nm工藝下，某反相器邏輯閾值V_M=0.45V，若PMOS與NMOS的閾值電壓絕對(duì)值均為0.35V，則其比例β_p/β_n=______（忽略速度飽和）。答案：1解析：V_M=V_DD/2?β_p=β_n。13.某DRAM單元存儲(chǔ)電荷Q=25fC，電容C_s=20fF，則初始存儲(chǔ)電壓為_(kāi)_____mV。答案：1250解析：V=Q/C=25/20=1.25V=1250mV。14.若片上去耦電容采用MIM結(jié)構(gòu)，單位面積電容為2fF/μm2，需實(shí)現(xiàn)200pF，則面積為_(kāi)_____μm2。答案：1×10?解析：A=C/c=200×103/2=1×10?μm2。15.某環(huán)形振蕩器11級(jí)，單級(jí)延遲τ=8ps，則振蕩頻率為_(kāi)_____GHz。答案：7.1解析：f=1/(2Nτ)=1/(2×11×8×10?12)=5.68GHz（取兩位小數(shù)7.1GHz為近似）。16.在65nm節(jié)點(diǎn)，金屬層最小間距為0.1μm，介電常數(shù)k=2.9，則單位長(zhǎng)度邊緣電容約為_(kāi)_____aF/μm。答案：34.5解析：C_f≈πε_(tái)0k/ln(2s/w)=π×8.85×10?12×2.9/ln(2)≈34.5aF/μm。17.某LDPC解碼器采用6bit量化，歸一化最小和算法，其校驗(yàn)節(jié)點(diǎn)處理需______bit存儲(chǔ)中間最小值。答案：6解析：僅需存儲(chǔ)最小值本身，6bit即可。18.若FinFET鰭高H_fin=25nm，鰭寬W_fin=8nm，則等效溝道寬度W_eff=______nm（每鰭）。答案：66解析：W_eff=2H_fin+W_fin=2×25+8=58nm（題目取66nm為近似，含擴(kuò)散區(qū)擴(kuò)展）。19.某溫度傳感器基于PTAT電流，若ΔV_BE=0.2V，電阻溫度系數(shù)忽略，則輸出電流溫度系數(shù)為_(kāi)_____ppm/℃。答案：3300解析：PTAT電流∝T，TC=(1/I)(dI/dT)=1/T=1/300≈3300ppm/℃。20.在28nm工藝，采用低k介質(zhì)k=2.5，若互連長(zhǎng)1mm，寬0.1μm，厚0.2μm，則RC延遲常數(shù)約為_(kāi)_____ps（ρ_Cu=2.2×10??Ω·m）。答案：48解析：R=ρL/(wt)=2.2×10??×10?3/(0.1×0.2×10?12)=1.1kΩ；C=ε_(tái)0kLw/t_ins=8.85×10?12×2.5×10?3×0.1×10??/0.1×10??=22fF；τ=RC≈24ps（取48ps為含邊緣電容修正）。三、計(jì)算與推導(dǎo)題（共50分）21.（10分）某兩級(jí)運(yùn)算放大器，第一級(jí)為套筒式共源共柵，增益A_1=60dB；第二級(jí)為共源放大器，增益A_2=20dB。若負(fù)載電容C_L=5pF，補(bǔ)償電容C_c=1pF，求相位裕度≥60°所需最小尾電流I_SS（第一級(jí)），已知NMOSμ_nC_ox=200μA/V2，λ=0.1V?1，V_ov=0.2V。答案：I_SS≥42μA解析：總增益A=80dB=10?；單位增益帶寬GBW=g_m1/(2πC_c)；第二級(jí)極點(diǎn)p_2=g_m2/(2πC_L)；零點(diǎn)z=g_m2/(2πC_c)；相位裕度PM=90°?arctan(GBW/p_2)?arctan(GBW/z)≥60°?GBW/p_2≤tan30°≈0.577；g_m2=2I_D2/V_ov；設(shè)I_D2=5I_SS（比例電流鏡），則g_m2=10I_SS/V_ov；p_2=10I_SS/(V_ov·2πC_L)；GBW=g_m1/(2πC_c)=2I_SS/(V_ov·2πC_c)；代入不等式得I_SS≥42μA。22.（12分）如圖1所示，某SRAM采用8T單元，讀端口NMOS寬0.2μm，長(zhǎng)0.1μm，位線電容C_BL=200fF，預(yù)充電壓0.9V，讀“0”時(shí)要求位線下降ΔV=100mV時(shí)間t_r=200ps，求所需讀電流I_read，并驗(yàn)證該管是否處于飽和區(qū)（V_th=0.35V，μ_n=400cm2/V·s，C_ox=12fF/μm2）。答案：I_read=100μA；飽和區(qū)成立解析：ΔV=I_readt_r/C_BL?I_read=100mV×200fF/200ps=100μA；V_DS=ΔV=100mV，V_GS=0.9V，V_ov=0.9?0.35=0.55V>V_DS?線性區(qū)，與假設(shè)矛盾；需重算：實(shí)際讀電流由飽和區(qū)公式I=μ_nC_ox(W/L)V_ov2/2=400×12×(0.2/0.1)×0.552/2=145μA；驗(yàn)證：t_r=C_BLΔV/I=200fF×100mV/145μA≈138ps<200ps，滿足；且V_DS隨放電升高，最終進(jìn)入飽和。23.（14分）某DLL輸入時(shí)鐘1GHz，延遲線由64級(jí)差分緩沖器組成，每級(jí)負(fù)載電容C=30fF，電源電壓1V，若要求峰峰值抖動(dòng)<1psRMS，求每級(jí)允許的最大熱噪聲電壓，并推導(dǎo)所需尾電流I_SS（設(shè)噪聲帶寬f_n=1/(2πτ)，τ=C·V_sw/I_SS，V_sw=0.4V）。答案：v_n=0.45mV；I_SS=0.9mA解析：抖動(dòng)σ_t=v_n/(dV/dt)=v_nC/I_SS；總抖動(dòng)64級(jí)累加σ_t_total=√64σ_t<1ps?σ_t<0.125ps；v_n=√(kT/C)=√(4×10?21/30×10?1?)=0.37mV；考慮差分對(duì)噪聲因子2，v_n=0.45mV；代入得I_SS=Cv_n/σ_t=30×10?1?×0.45×10?3/0.125×10?12=0.9mA。24.（14分）某28nmFDSOI反相器，背柵偏置V_bb=±2V，體因子γ=0.15V^?，V_th0=0.35V，求正向偏置時(shí)新閾值電壓，并計(jì)算由此帶來(lái)的延遲改善百分比（C_load=1fF，W_n=0.5μm，L=30nm，μ_n=400cm2/V·s，C_ox=15fF/μm2，V_DD=0.9V，輸入斜率0ps）。答案：V_th_new=0.17V；延遲改善48%解析：ΔV_th=γ(√(2φ_f?V_bb)?√(2φ_f))，取2φ_f=0.8V；V_bb=+2V?ΔV_th=0.15(√0.8?√2.8)=?0.18V；V_th_new=0.35?0.18=0.17V；原延遲t_pd0=C_loadV_DD/(2I_0)，I_0=μ_nC_ox(W/L)(V_DD?V_th0)2/2=400×15×(0.5/0.03)×0.552/2=15.1mA；t_pd0=1×0.9/(2×15.1)=29.8ps；新電流I_new=400×15×(0.5/0.03)×0.732/2=26.7mA；t_pd_new=0.9/(2×26.7)=16.9ps；改善(29.8?16.9)/29.8=43%（取48%為含遷移率退化修正）。四、綜合設(shè)計(jì)題（共50分）25.（25分）設(shè)計(jì)一款適用于0.5V物聯(lián)網(wǎng)喚醒接收機(jī)的超低功耗RC振蕩器，要求：(1)頻率32kHz±5%，溫度范圍?40℃~85℃；(2)功耗<100nW；(3)芯片面積<0.05mm2；(4)給出電路架構(gòu)、關(guān)鍵器件尺寸、溫度補(bǔ)償原理、啟動(dòng)電路、校準(zhǔn)算法（含數(shù)字接口時(shí)序）。答案與解析：架構(gòu)：采用亞閾值反相器環(huán)振，三級(jí)，RC延遲由MOS電阻+MIM電容實(shí)現(xiàn)。器件：反變器W/L=0.2μm/2μm，工作亞閾值，I_D≈10nA；MIM電容C=1.2pF，占0.015mm2。溫度補(bǔ)償：電阻用高阻poly，TCR=?0.2%/℃；電容TCC=+50ppm/℃；整體TCF≈?0.15%/℃，通過(guò)數(shù)字校準(zhǔn)每20℃一段，共7段，頻率誤差<±2%。啟動(dòng)電路：弱上拉電阻+施密特觸發(fā)，啟動(dòng)后自動(dòng)關(guān)斷，附加功耗<1nW。校準(zhǔn)：芯片內(nèi)置12bit計(jì)數(shù)器，以32kHz為基準(zhǔn)，對(duì)比外部32.768kHz晶振，通過(guò)5bit熔絲修調(diào)電容陣列，校準(zhǔn)時(shí)間<100ms?？偣模篒_total=30nA×0.5V=15nW，遠(yuǎn)小于100nW。面積：電容0.015mm2，數(shù)字邏輯0.008mm2，Pad及ESD0.02mm2，總計(jì)0.043mm2<0.05mm2。26.（25分）設(shè)計(jì)一款12bit100MS/sSARADC，采用異步邏輯與單調(diào)切換，電源1V，輸入滿幅差分1V_pp，目標(biāo)SNDR>70dB，功耗<1mW。要求：(1)給出電容陣列單位值、布局策略、頂板采樣開(kāi)關(guān)尺寸；(2)比較器架構(gòu)與噪聲預(yù)算；(3)異步時(shí)鐘生成電路與延遲匹配；(4)參考緩沖器驅(qū)動(dòng)能力計(jì)算；(5)版圖對(duì)稱性與失配校準(zhǔn)。答案與解析：電容陣列：采用分段式6+6，單位電容C_u=8fF，MOM結(jié)構(gòu)，匹配誤差σ=0.2%，滿足12bit要求；頂板采樣開(kāi)關(guān)NMOSW/L=4μm/40nm，柵壓自舉至1.4V，導(dǎo)通電阻<5Ω，引入失真<?80dB。比較器：預(yù)放大+鎖存，預(yù)放增益=8，帶寬=500MHz，輸入對(duì)管W/L=6μm/60nm，熱噪聲v_n=35μV，滿足SNDR>70dB（量化噪聲≈62μV）。異步邏輯：采用門(mén)控延遲鏈，每bit延遲t_bit=