第一章IC設(shè)計(jì)的根本學(xué)問

集成電路設(shè)計(jì)方法大致可分為定制(Custom)＞半定制(Semi-custom)、可編程規(guī)律器

件(PLD)等設(shè)計(jì)方法，如圖1.1所示。定制設(shè)計(jì)方法又可分為全定制(Full-Custom)設(shè)計(jì)

和基于包(Cell-Based)的設(shè)計(jì)方法二類。本課程講授集成電路定制設(shè)計(jì)方法。半定制和可編程

規(guī)律器件安排在其它課程中。

圖1.1ASIC設(shè)計(jì)方法分類

1.1集成電路設(shè)計(jì)流程

全定制(i'ull-Custom)設(shè)計(jì)和基于包(Cell-Based)的設(shè)計(jì)方法使用不同的設(shè)計(jì)流程，

所使用的設(shè)計(jì)工具也會有所不同。

1.1.1全定制設(shè)計(jì)流程

全定制(fullcustom)集成電路設(shè)計(jì)方法，是按規(guī)定的功能與性能要求，對電路的構(gòu)造布

局與布線進(jìn)展最優(yōu)化設(shè)計(jì)，實(shí)現(xiàn)最小面積，最正確布線布局、最優(yōu)功耗速度積，以求獲得盡

可能最優(yōu)的設(shè)計(jì)。全定制(fullcustom)集成電路設(shè)計(jì)方法通常用于高性能的設(shè)計(jì)場合：規(guī)模

較小性能要求較高的中小規(guī)模專田集成電路；大批量高性能集成電路，例如CPU與內(nèi)存；需

要最正確優(yōu)化設(shè)計(jì)的標(biāo)準(zhǔn)單元庫等等。圖1.2是全定制設(shè)計(jì)流程，大致的步驟如下：

1）電路圖繪制：依據(jù)芯片的功能要求與性能指標(biāo)，選擇適宜的集成電路工藝庫，使用

電路圖編輯工具繪制電路圖。

2）前仿真：利用HSPICE對電路圖進(jìn)展仿真（幅員前仿真），并進(jìn)展性能優(yōu)化。

3)繪制幅員：依據(jù)Foundry(代，廠〕供給的幅員設(shè)計(jì)規(guī)章，利用幅員編輯，具繪制芯

片幅員。

4)幅員驗(yàn)證：包括幾個主要步驟：設(shè)計(jì)規(guī)章檢查DRC(DesignRuleCheek),幅員與電

路比照驗(yàn)證LVS(LayoutVersusSchematic),幅員寄生參數(shù)抽取LPE(LayoutParasiteExtract)

等。為了保證設(shè)計(jì)的幅員能被正確制造出來，流片廠家會依據(jù)工藝定義很多設(shè)計(jì)規(guī)章，DRC

就是對幅員進(jìn)展全面的設(shè)計(jì)規(guī)章檢查。LVS的任務(wù)是證明幅員實(shí)現(xiàn)的功能與電路網(wǎng)表描述的完

全全都。按幅員流片的實(shí)際芯片，會引入很多寄生參數(shù)，例如引線和MOS管的寄生電阻與電

容，各種寄生晶體管等，LPE的任務(wù)就是對幅員進(jìn)展寄生參數(shù)抽取，獲得包括寄生參數(shù)的電

路網(wǎng)表。

5)幅員后仿真：寄生參數(shù)在前仿真時沒有計(jì)入，因此有必要對幅員進(jìn)展包括寄生參數(shù)

的電路網(wǎng)表進(jìn)展幅員后仿真。經(jīng)過驗(yàn)證后，導(dǎo)出GDSH數(shù)據(jù)交Foundry(代工廠)進(jìn)展流片。

圖1.2全定制設(shè)計(jì)流程

1.1.2Cell-based的設(shè)計(jì)流程

對于產(chǎn)品周期短，電路規(guī)模較大的專用集成電路設(shè)計(jì)，通常承受Cell-based的集成電路

設(shè)計(jì)方法。圖1.3是CeD?based的集成電路設(shè)計(jì)流程,大致的步驟如下：

1)HDL設(shè)計(jì)描述和功能仿真：依據(jù)芯片的功能要求，將芯片劃分為假設(shè)干功能模塊，

使用VHDL或Verilog等硬件描述語言實(shí)現(xiàn)各模塊的設(shè)計(jì)，并對HDL設(shè)計(jì)進(jìn)展功能驗(yàn)證。

2)規(guī)律綜合：依據(jù)芯片的功能要求與性能指標(biāo)，選擇適宜的集成電路工藝庫，使用規(guī)

律綜合工具對HDL設(shè)計(jì)進(jìn)展綜合，得到包含所用工藝延時等信息的門級網(wǎng)表。

圖1.3Cell-based的設(shè)計(jì)流程

3）綜合后仿真：功能仿真沒有考慮實(shí)際電路的延遲，綜合后仿真（門級仿真J的主要

工作是確認(rèn)經(jīng)綜合后的電路是否符合要求，此階段仿真將計(jì)入門電路的延遲。

4）自動布局布線：自動布局布線是使用EDA工具把綜合后的門級網(wǎng)表轉(zhuǎn)換成芯片的幅

員。布局是將設(shè)計(jì)好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布線則指完成各

模塊之間互連的連線。在自動布局布線階段，使用經(jīng)過驗(yàn)證的標(biāo)準(zhǔn)單元庫，會大大提高布局

布線的速度并提高芯片的性能。

5）幅員驗(yàn)證：這一步類似于全定制設(shè)計(jì)方法，包括：設(shè)計(jì)規(guī)章檢查DRC（DesignRule

Check）,幅員與電路比照驗(yàn)證LVS（LayoutVersusSchematic）,幅員寄牛.參數(shù)抽取LPE（Layoul

ParasiteExtract）等。

6）幅員后仿真：這一步類似于全定制設(shè)計(jì)方法，即對幅員進(jìn)展包括寄生參數(shù)的電路網(wǎng)

表進(jìn)展幅員后仿真。經(jīng)過驗(yàn)證后，導(dǎo)出GDSII數(shù)據(jù)交Foundry（代工廠）進(jìn)展流片。

1.2集成電路設(shè)計(jì)工具簡介

圖L2和圖1.3是一個定制IC設(shè)計(jì)的典型流程。各設(shè)計(jì)工具的作用已在流程中標(biāo)示。IC

設(shè)計(jì)工具眾多，目前主流的IC設(shè)計(jì)工具由三大公司開發(fā)。

1.2.1Cadence公司

Cadence涵蓋了電子設(shè)計(jì)的整個流程，包括系統(tǒng)級設(shè)計(jì)，功能驗(yàn)證，1C綜合及布局布線，

模擬、混合信號及射頻IC設(shè)計(jì)，全定制集成電路設(shè)計(jì)，IC物理驗(yàn)證，PCB設(shè)計(jì)和硬件仿真

建模等。

1、IC5141USR3功能介紹

IC514I是Cadence公司開發(fā)的用于全定制集成電路設(shè)計(jì)的主要工具平臺。目前它在全定

制集成電路設(shè)計(jì)領(lǐng)域居行業(yè)領(lǐng)先地位。USR3表示是每三版修訂。IC5141USR3功能強(qiáng)大，

本課程用到的IC5141中的主要工具有:ComposeEditor（電路圖設(shè)計(jì)工具）,VirtuosoLayout

Editor（幅員設(shè)計(jì)工具），Diva（幅員驗(yàn)證工具），AnalogArlisl（電路模擬工具）等。

Diva（幅員驗(yàn)證工具）可完成在線的DRC,LVS和LPE任務(wù)。AnalogArtist可通過Cadence

與HSPICE的接口（ADE）調(diào)用HSPICE對電路進(jìn)展模擬。此外，AnalogArlisl還可調(diào)用Cadence

公司開發(fā)的Spectre和UltraSim等快速仿真程序。

2、ASSURA3.1.4功能介紹

ASSURA是Cadence公司的幅員驗(yàn)證工具，Assura在語法上與diva相像，可以說是diva

的升級版本，它能處理更大規(guī)模幅員的物理驗(yàn)證。

3、IUS56功能介紹

IUS(IncisiveUnifiedSimulator)是Cadence公司的主要仿真工具。IUS工具包括NCsim

(使用Verilog和Verilog-AMS仿真數(shù)?；旌想娐?,以及NC-SC(SystemC仿真工具)。

通過IUS的AMS模擬器，可以對數(shù)模混合信號進(jìn)展仿真。安裝后，IUS可以獨(dú)立使用，也

可在IC5141平臺中調(diào)用。

4、MMSIM60功能介紹

MMSIM(Multi-modesimulation)是Cadence公司的另一主要仿真工具，它包括Spectre

和UltraSim等快速模擬程序。安裝后，MMSIM可以獨(dú)立使用，也可在IC5141平臺中調(diào)用。

5、SOCEncounter52功能介紹

Encounter是Cadence公司的自動布局布線工具，目前它在自動布局布線領(lǐng)域居行業(yè)領(lǐng)先地

位。幾乎全部的IC設(shè)計(jì)公司都會使用Encounter完成自動幅員設(shè)計(jì)。

1.2.2Synopsys公司

Synopsys是IC設(shè)計(jì)工具的另一巨頭，它也涵蓋了集成可路設(shè)計(jì)的整個流程。尤其是

Syr.opsys的DC在規(guī)律綜合領(lǐng)域居行業(yè)領(lǐng)先地位。

1、DC2023功能介紹

DC(DesignCompiler)是Synopsys的規(guī)律綜合優(yōu)化工具，它把HDL描述綜合為與工藝相

關(guān)的門級網(wǎng)表。它可以承受多種輸入格式，如硬件描述語言、原理圖和網(wǎng)表等，并產(chǎn)生多種

性能報告。

2、Primetime功能介紹

PrimeTime是靜態(tài)時序分析工具，可進(jìn)展靜態(tài)時序分析(STA),準(zhǔn)確的RC延遲計(jì)算，先

進(jìn)的建模和時序驗(yàn)收。

3、HSPCIE功能介紹

1972年美國加利福尼亞大學(xué)柏克萊分校開發(fā)了用于集成電路的電路模擬程序SPICE。其

后，消滅了SPICE的各種版本，HSPICE即是其中最成功的電路模擬程序之一。HSPICE承

受了準(zhǔn)確的、經(jīng)過驗(yàn)證的集成電路器件模型庫和先進(jìn)的仿真和分析算法，供給了一個高精度

的電路仿真環(huán)境。目前HSPICE已成為業(yè)界標(biāo)準(zhǔn)的準(zhǔn)確電路仿真器。

1.2,3Mentor公司

Mentor是IC設(shè)計(jì)工具的另一巨頭，它也涵蓋了集成電路設(shè)計(jì)的整個流程。Menlor公司尤

其以ModelSim仿真工具和Calibre物理驗(yàn)證工具最為精彩。

1、Calibre功能介紹

Calibre工具可完成DRC、LVS和LPE等幅員驗(yàn)證任務(wù)。目前，Calibre工具已經(jīng)被眾多設(shè)計(jì)

公司、單元庫、IP開發(fā)商和晶圓代工廠承受，作為深亞微米集成電路的主要物理驗(yàn)證工具。

Calibre工具已經(jīng)被集成到Cadence公司的VirtuosoLayoutEditor設(shè)計(jì)環(huán)境中，可在IC5141中直接

調(diào)用，也可單獨(dú)使用。

1.3工藝庫

1.3.1工藝庫簡介

集成電路設(shè)計(jì)必需針對具體的制造工藝。工藝庫通常由晶圓代工廠、IP公司（例如

Artisan）xEDA軟件公司（例如Cadence,Synopsys）等供給。使用IC工具進(jìn)展芯片設(shè)計(jì)時

必需有工藝庫的支持。工藝庫包含集成電路的各種信息，例如單元的規(guī)律功能、面積、輸入

到輸出定時關(guān)系、單元扇出限制，以及幅員信息。不同的設(shè)計(jì)工具使用不同的工藝庫，例如

針對Synopsys的工藝庫和針對Cadence的工藝庫。

1.3.2NCSU庫簡介

NCSUCDK（NorthCarolinaStateUniversityCadenceDesignkit）是由NorthCarolinaState

University開發(fā)的CDK（CadenceDesignkit）工藝庫。NCSUCDK使用美國MOSIS的SCMOS

設(shè)計(jì)規(guī)章，可用于IC全定制設(shè)計(jì)。目前的最版本是NCSUCDK1.5.1,適用的IC設(shè)計(jì)平臺

是IC5141o

目前NCSUCDK1.5.1供給的工藝有:TSMC0.18um,TSMC0.25um,TSMC0.35um,

AMI0.5um,AMI1.5um,HP0.6um。

通過IC5141平臺,使用NCSUCDK1.5.1可進(jìn)展以下主要IC設(shè)計(jì):Virtuoso［幅員設(shè)計(jì)），

Composer（電路圖設(shè)計(jì)），Diva幅員驗(yàn)證,AnalogArtist（HSPICE,Spectre,UltraSim）等。

1.3.3OSU庫簡介

OSUCellLibrary由OklahomaStateUniversity開發(fā)的標(biāo)準(zhǔn)單元庫。OSUCellLibrary必需

在NCSUCDK支持下運(yùn)行。目前的最版本是OSUV2.4,適用的1C設(shè)計(jì)平臺是IC5141,

SOCEncouter5.2,以及Synopsys公司的DC,可用于CMOSIC全定制設(shè)計(jì)以及Cell-based的

IC設(shè)計(jì)。

目前OSUV2.4供給的工藝有:TSMC0.18um,TSMCO.25um,AMI0.35um(withpad

cells),AMI0.5uni(withpadcells)o

1.4可獲資源鏈接

1.4.1芯片制造代工廠(Foundry]

芯片制造代工廠(Foundry)眾多，下面列出國內(nèi)用戶最常使用的主要Foundry以及可獲

工藝技術(shù)(截止到2023年10月I。

lvTSMC臺積電〔臺灣〕

中文全稱：臺灣積體電路制造股份

英文全稱：TaiwanSemiconductorManufacturingCompanyLimited

可獲工藝：0.5um,0.35um,O.25um,O.I8um,0.13um,0.09um0.065um,0.045um

2、CSM或稱Chartered加坡特許〔加坡〕

中文全稱：特許半導(dǎo)體制造公司

英文全稱:CharteredSemiconductorManufacturingLtd

可獲工藝：O.35um,0.25um,0.18um,0.13um,0.09um,0.065um,0.045um

3、SMIC中芯國際〔上?！?/p>

中文全稱：中芯國際集成電路制造股份

英文全稱：SemiconductorManufacturingInternationalCorporation

可獲工藝：0.35um,0.25um,0.18um,0.13um,0.09um

4、HJTC或稱HJ和艦科技(蘇州)

中文全稱：和艦科技(蘇州)

英文全稱：HeJianTechnology(Suzhou)Co.,Lid.

可獲工藝:0.35um,0.25um,0.18um

5、CSMC華潤上華〔無錫〕

中文全稱：華潤上華科技

英文全稱：CSMCTechnologiesCorporation

可獲工藝：3.0至0.5微米

1.4.2主要MPW效勞機(jī)構(gòu)

多工程晶圓(MultiProjectWafer)也稱多目標(biāo)芯片，簡稱MPW,參與MPW打算的芯

片設(shè)計(jì)，必需使用一樣的工藝，它們放在同一晶圓片上流片，每個設(shè)計(jì)可以得到數(shù)十片芯片

樣品，而制造費(fèi)用依據(jù)芯