2025年(集成電路設(shè)計(jì)與集成系統(tǒng))芯片制造工藝試題及答案一、單項(xiàng)選擇題（每題2分，共20分）1.在28nmHKMG工藝中，高k柵介質(zhì)HfO?的等效氧化厚度（EOT）典型值約為A.0.4nm?B.0.9nm?C.1.5nm?D.2.2nm答案：B解析：28nm節(jié)點(diǎn)采用HfO?后，EOT需降至1nm以下以控制短溝效應(yīng)，但過(guò)薄會(huì)漏電流激增，0.9nm為折中值。2.使用ArF浸沒(méi)式光刻實(shí)現(xiàn)14nm柵極圖形時(shí)，為提高分辨率最先采用的RET技術(shù)是A.OAI+PSM?B.DSA?C.EUV?D.SADP答案：A解析：14nm節(jié)點(diǎn)仍沿用193nmArF，需OAI（離軸照明）+PSM（相移掩模）將k?壓至0.28以下；EUV在7nm才量產(chǎn)。3.在Cu雙鑲嵌結(jié)構(gòu)中，Ta/TaN雙層阻擋層厚度減至3nm時(shí)，最可能出現(xiàn)的可靠性失效是A.應(yīng)力遷移?B.電遷移空洞?C.Cu擴(kuò)散致TDDB?D.蠕變斷裂答案：C解析：TaN晶界擴(kuò)散通道增多，3nm不足以覆蓋側(cè)壁，Cu?滲入lowk形成漏電路徑，TDDB壽命指數(shù)下降。4.對(duì)FinFET進(jìn)行源漏外延SiP時(shí)，磷摻雜濃度上限受限于A.位錯(cuò)成核?B.表面粗糙度?C.固溶度?D.自摻雜答案：A解析：磷原子半徑差引入應(yīng)變，濃度>2×102?cm?3時(shí){111}面位錯(cuò)環(huán)成核，導(dǎo)致結(jié)漏電。5.采用SAQP形成32nmpitch金屬柵時(shí)，最關(guān)鍵的CD均勻性控制參數(shù)是A.第一次spacer厚度?B.第二次spacer刻蝕選擇比?C.初始mandrelCD?D.最終trimetch時(shí)間答案：C解析：SAQP中mandrelCD誤差經(jīng)兩次spacer傳遞放大4倍，初始±1nm誤差導(dǎo)致最終±4nm，占預(yù)算80%。6.在EUV光刻中，隨機(jī)缺陷“bridge”主要來(lái)源于A.光子散粒噪聲?B.化學(xué)放大膠酸擴(kuò)散?C.掩模空白缺陷?D.顯影液表面張力答案：A解析：EUV單光子能量92eV，劑量<30mJ/cm2時(shí)吸收光子數(shù)<20/100nm2，統(tǒng)計(jì)波動(dòng)導(dǎo)致局部曝光不足形成bridge。7.對(duì)lowk材料（k=2.4）進(jìn)行等離子體刻蝕后，k值升高至3.1，其根本原因是A.碳損耗?B.表面氧化?C.水分吸附?D.氟污染答案：A解析：CH?基團(tuán)被等離子體打斷，Si–C鍵轉(zhuǎn)為Si–OH，極化率上升，k值升高。8.在3nm節(jié)點(diǎn)GAA結(jié)構(gòu)中，納米片溝道厚度均勻性要求±0.5nm，采用的量測(cè)手段為A.XRR?B.SEMCDSEM?C.AFM?D.TEM+EELS答案：D解析：XRR對(duì)疊層平均，CDSEM無(wú)法測(cè)內(nèi)部，AFM針尖卷邊；TEM截面+EELS可逐層量Si厚度，分辨率<0.1nm。9.對(duì)SiC功率器件進(jìn)行離子注入Al時(shí)，后續(xù)激活退火溫度需>1600℃，其限制因素是A.SiC分解?B.掩模材料?C.擴(kuò)散系數(shù)?D.注入損傷答案：B解析：1600℃下SiC表面Si升華速率1μm/min，需碳帽或AlNencapsulation，掩模材料成為瓶頸。10.在晶圓級(jí)封裝RDL中，電鍍Cu后需進(jìn)行200℃退火，其主要目的為A.增大晶粒降低電阻?B.釋放應(yīng)力防翹曲?C.促進(jìn)擴(kuò)散粘附?D.消除電鍍添加劑答案：B解析：RDLCu厚度>5μm，200℃×2h使晶粒長(zhǎng)大至>1μm，應(yīng)力從+320MPa降至+80MPa，顯著降低翹曲。二、多項(xiàng)選擇題（每題3分，共15分，多選少選均不得分）11.下列哪些工藝步驟會(huì)引入金屬沾污，導(dǎo)致CMOS柵氧TDDB退化A.離子注入機(jī)Fe污染?B.Cu互連CMP后清洗?C.刻蝕機(jī)腔體AlF?顆粒?D.光刻膠灰化O?等離子體答案：A、B、C解析：Fe、Cu、Al均屬深能級(jí)雜質(zhì)，擴(kuò)散至Si/SiO?界面形成陷阱，降低擊穿電荷Qbd；O?灰化主要引入表面態(tài)，對(duì)TDDB影響小。12.關(guān)于DSA（定向自組裝）工藝，下列說(shuō)法正確的是A.PSbPMMA退火后PMMA區(qū)可被醋酸去除?B.圖形缺陷率與中性層厚度呈U型關(guān)系?C.自然周期L?由嵌段共聚物分子量決定?D.DSA可修復(fù)EUV局部橋接缺陷答案：A、B、C、D解析：A：PMMA被選擇性溶解；B：過(guò)薄/過(guò)厚均導(dǎo)致垂直相分離失敗；C：L?∝N^0.8；D：graphoepitaxyDSA可重排線條，修復(fù)bridge。13.在GaNHEMT制造中，為實(shí)現(xiàn)增強(qiáng)型（Emode），可采用的方案有A.pGaN柵帽?B.柵凹槽刻蝕?C.氟離子注入?D.柵金屬功函數(shù)工程答案：A、B、C解析：A：pGaN耗盡2DEG；B：凹槽中斷溝道；C：F?負(fù)電荷抬升勢(shì)壘；D僅改變閾值<0.5V，無(wú)法轉(zhuǎn)正。14.下列哪些屬于3DNAND“plug”工藝的關(guān)鍵挑戰(zhàn)A.深孔刻蝕縱橫比>70:1?B.側(cè)壁粗糙導(dǎo)致cell串?dāng)_?C.柵極替換W沉積應(yīng)力?D.通道polySi晶界漏電答案：A、B、C、D解析：A：Bosch工藝需2000cycle；B：粗糙>2nm使VT分布展寬200mV；C：W應(yīng)力1.5GPa致waferbow200μm；D：晶界陷阱密度>1012cm?2eV?1。15.在2.5Dinterposer中，TSVmiddle工藝相比TSVlast的優(yōu)點(diǎn)包括A.可與CMOS高溫工藝兼容?B.減少晶圓薄化次數(shù)?C.降低Cu擠出風(fēng)險(xiǎn)?D.允許背面RDL細(xì)線化答案：A、C解析：TSVmiddle在BEOL前完成，可退火>400℃消除Cu缺陷；TSVlast需薄化至50μm，易裂；擠出風(fēng)險(xiǎn)與TSV直徑/深度相關(guān)，middle無(wú)優(yōu)勢(shì)；細(xì)線化與TSV順序無(wú)關(guān)。三、判斷改錯(cuò)題（每題2分，共10分，先判斷對(duì)錯(cuò)，再改正錯(cuò)誤部分）16.在FinFET中，fin寬度越窄，亞閾值擺幅S越大。答案：錯(cuò)。改正：fin寬度越窄，柵控能力增強(qiáng)，S減小，接近60mV/dec理論極限。17.使用SAC（自對(duì)準(zhǔn)接觸）技術(shù)時(shí)，柵極頂部必須采用SiN帽層而非SiO?，以防止接觸孔刻蝕穿通。答案：對(duì)。解析：SiO?與contact刻蝕選擇比<5:1，SiN可達(dá)30:1，確保柵極不被暴露。18.在EUV光刻中，采用Quasar照明可提升x方向分辨率，但會(huì)犧牲y方向DOF。答案：錯(cuò)。改正：Quasar為四極照明，x、y方向空間相干性均降低，DOF在兩個(gè)方向均減小，但分辨率提升各向同性。19.對(duì)lowk材料進(jìn)行UV固化可恢復(fù)刻蝕損傷，其機(jī)理為UV光子打斷Si–OH鍵，重新形成Si–CH?。答案：錯(cuò)。改正：UV固化通過(guò)激發(fā)甲基自由基，與表面Si–OH反應(yīng)生成Si–CH?，而非直接打斷Si–OH。20.在3nmGAA工藝中，納米片堆疊數(shù)量越多，有效寬度Weff越大，但寄生電容Cgs也線性增加。答案：錯(cuò)。改正：Cgs與納米片數(shù)量呈亞線性關(guān)系，因片間電場(chǎng)屏蔽，增加4片僅提升Cgs約2.2倍。四、簡(jiǎn)答題（每題8分，共24分）21.簡(jiǎn)述“接觸塞電阻Rcontact”在7nm以下節(jié)點(diǎn)的構(gòu)成及降低方案。答案：構(gòu)成：①金屬/硅界面肖特基勢(shì)壘電阻Rb；②硅化物（NiPtSi）擴(kuò)展電阻Rspread；③接觸槽Cu電阻Rcu；④TaN阻擋層電阻Rbarrier；⑤界面污染高阻層Rcont。降低方案：①采用SiGe:S/D提高激活濃度>4×102?cm?3，降低Rb30%；②NiPtSi工藝優(yōu)化Pt5at%，形成NiSi(110)取向，電阻率降至12μΩ·cm；③選擇性WCVD替代Cu，消除TaN，Rbarrier降為零；④預(yù)清潔采用HF+NH?等離子體，去除原生氧化層，Rcont降低25%；⑤接觸槽AR<2:1，采用Co填充，電阻率6.2μΩ·cm，比Cu低15%。22.解釋“邊緣放置誤差（EPE）”在多重圖形（SADP、SAQP）中的累積機(jī)制，并給出控制策略。答案：累積機(jī)制：①mandrelCDU→第一次spacer偏移→coreCD誤差；②spacer厚度不均勻→第二次spacer偏移→finalpitchwalk；③刻蝕選擇比差異→mandrelrecess→線寬偏移；④overlay誤差→cutmask與線端錯(cuò)位→EPEbudget爆炸?？刂撇呗裕孩賛andrel采用ebeamwriter+CDU<0.3nm；②spacer采用ALDTiO?，厚度uniformity<0.5%；③引入“selfalignedcut”技術(shù)，用spacer作為cuthardmask，消除overlay；④在線SEM+OCD混合量測(cè)，每片采樣>200site，反饋刻蝕時(shí)間；⑤采用AIpredictivemodel，輸入CD、pitch、刻蝕速率，預(yù)測(cè)EPE，實(shí)時(shí)調(diào)整工藝參數(shù)，使3σEPE<1.2nm。23.描述“等離子體誘導(dǎo)損傷（PID）”對(duì)FinFET柵氧的機(jī)理及緩解措施。答案：機(jī)理：①刻蝕或ash時(shí)等離子體產(chǎn)生高能電子（>10eV）注入柵極，積累電荷Qp；②柵氧電場(chǎng)Eox=Qp/Cox>12MV/cm，產(chǎn)生Frenkel缺陷；③后續(xù)應(yīng)力下缺陷擴(kuò)展，TDDB壽命降低50%。緩解：①采用“脈沖等離子體”占空比<30%，降低電子溫度；②在柵極加“保護(hù)二極管”，提供泄放路徑；③使用lowbiaspower（<100W），減少離子轟擊；④引入highk后，EOT降低，相同電壓下Eox升高，需改用La?O?疊層，提升擊穿場(chǎng)強(qiáng)至15MV/cm；⑤在刻蝕后加“forminggas退火”400℃×30min，修復(fù)Si–H鍵，恢復(fù)Qbd至初始值90%。五、計(jì)算題（每題10分，共20分）24.某14nmFinFET，fin高30nm，寬8nm，柵長(zhǎng)Lg=24nm，采用HKMGEOT=0.9nm，閾值電壓VT=0.25V，求亞閾值擺幅S，并估算當(dāng)漏電流ID=1nA/μm時(shí)的柵過(guò)驅(qū)電壓Vgs–VT。已知界面態(tài)密度Dit=5×1011cm?2eV?1，溫度300K。答案：S=2.3·kT/q·(1+Cit/Cox)，Cox=ε?εr/EOT=3.45μF/cm2，Cit=q2Dit=8×10??F/cm2，S=2.3×0.0259×(1+0.023)=61.3mV/dec。ID=I?·10^(Vgs–VT)/S，設(shè)I?=1μA/μm，則1nA=1μA×10^(ΔV/0.0613)，ΔV=–0.184V。故Vgs–VT=–0.184V，即Vgs=0.066V。25.某3DNAND采用垂直通道，孔徑80nm，深3.2μm，需沉積SiO?/SiN疊層共128層，求ALDSiO?所需時(shí)間。已知ALDGPC=1.1?/cycle，cycle時(shí)間=3s，設(shè)備產(chǎn)能25wafer/batch，求單batch總時(shí)間。答案：總厚度=128/2×(SiO?40nm+SiN30nm)=2.24μmSiO?。cycles=2240nm/0.11nm=20364cycle，時(shí)間=20364×3s=61092s≈17h。SiN同理，但可并行沉積，總時(shí)間由最慢層決定，即17h。設(shè)備無(wú)重疊，單batch=17h。六、綜合設(shè)計(jì)題（11分）26.設(shè)計(jì)一款基于22nmFDSOI的0.5V6TSRAMbitcell，要求單元面積<0.1μm2，讀裕度>180mV，寫裕度>220mV，給出關(guān)鍵工藝模塊及參數(shù)。答案：1)器件：UTBBSOItsi=7nm，BOX25nm，柵長(zhǎng)Lg=24nm，金屬柵TiN/HfO?，VTn=0.25V，VTp=–0.22V，應(yīng)力記憶技術(shù)提升Ion8%。2)布局：采用“separatedbitline”結(jié)構(gòu)，PD/W=0.8，PG/