三、中規(guī)模組合邏輯部件1．編碼器實(shí)現(xiàn)編碼的電路稱為編碼器。編碼就是將數(shù)字、字符等信息轉(zhuǎn)換為相應(yīng)二進(jìn)制代碼的過(guò)程。數(shù)顯邏輯筆的制作27一月2026圖4-16三位二進(jìn)制編碼邏輯圖1）二進(jìn)制編碼器8線—3線編碼器5.邏輯門電路和組合邏輯電路27一月20263）優(yōu)先編碼器優(yōu)先編碼器可以同時(shí)輸入兩個(gè)以上編碼信號(hào)，但只對(duì)其中一個(gè)優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼。常見(jiàn)的有集成優(yōu)先編碼器74LS148。2）二－十進(jìn)制編碼器。把十進(jìn)制的十個(gè)數(shù)0-9轉(zhuǎn)換成二進(jìn)制代碼的電路，稱為二－十進(jìn)制編碼器。其中最常用的是8421BCD碼。5.邏輯門電路和組合邏輯電路27一月2026集成編碼器74LS148

74LS148是8線-3線集成優(yōu)先編碼器，所謂優(yōu)先編碼就是可以同時(shí)輸入兩個(gè)以上編碼信號(hào)，但編碼器只對(duì)其中優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼。

EI為輸入使能端(低電平有效），EO為輸出使能端(高電平有效），GS為優(yōu)先編碼工作標(biāo)志(低電平有效）。12347659111214GNDUCC101374LS148Y1—Y2—GS—EOEI—I7－I6－I5－I4－I3－I2－I2－I1－I1－I0－I0－Y0—EOGS—I3－81615Y0—I4－I5－I6－I7－EI—Y2—Y1—74LS148圖4-4(a)74LS148邏輯符號(hào)圖圖4-4(b)74LS148引腳圖5.邏輯門電路和組合邏輯電路27一月2026當(dāng)，且各輸入信號(hào)有效，編碼器對(duì)輸入信號(hào)進(jìn)行優(yōu)先編碼，優(yōu)先級(jí)別最高，最低。當(dāng)時(shí)，不管其他輸入有無(wú)信號(hào)，輸出端只輸出的編碼000（反碼）。集成編碼器74LS148真值表

輸入輸出1××××××××11111011111111111100×××××××0000010××××××01001010×××××011010010××××0111011010×××01111100010××011111101010×011111111001001111111111015.邏輯門電路和組合邏輯電路27一月2026輸入、輸出均為低電平有效。當(dāng)時(shí),編碼器不對(duì)輸入信號(hào)編碼，編碼器不工作，所有輸出均被封鎖在高電平。當(dāng)，所有輸入信號(hào)均無(wú)低電平送入時(shí)，EO=0，其他輸出信號(hào)均為高電平,表示無(wú)編碼信號(hào)輸入,。2．譯碼器將特定意義的二進(jìn)制代碼轉(zhuǎn)換成相應(yīng)信號(hào)輸出的過(guò)程稱為譯碼，是編碼的逆過(guò)程。若譯碼器輸入為n，則其輸出端N≤。若N＝稱完全譯碼，若N＜稱部分譯碼。5.邏輯門電路和組合邏輯電路27一月2026常用的譯碼器有二進(jìn)制譯碼器、二—十進(jìn)制譯碼器、顯示譯碼器等。（1）二進(jìn)制譯碼器常用的二進(jìn)制譯碼器有3線—8線譯碼器。

3線—8線譯碼器功能表5.邏輯門電路和組合邏輯電路27一月202627一月20265.邏輯門電路和組合邏輯電路常用的集成3線—8線譯碼器74LS138邏輯電路圖

第4章邏輯門電路和組合邏輯電路27一月2026二—十進(jìn)制譯碼器將4位二—十進(jìn)制代碼按其原意翻譯成10個(gè)十進(jìn)制數(shù)信號(hào)的邏輯電路，稱為二—十進(jìn)制譯碼器。如74LS42就是二—十進(jìn)制譯碼器。5.邏輯門電路和組合邏輯電路27一月2026七段顯示譯碼器74LS48(譯碼器的輸出驅(qū)動(dòng)七段數(shù)碼顯示器）

74LS48是七段顯示譯碼器，用來(lái)驅(qū)動(dòng)數(shù)碼管，其引腳排列如圖4-5所示。

12347659111214UCC1013g161574LS48BCDAfedcbaLT—RBORBI—GND8圖4-574LS48引腳排列圖

5.邏輯門電路和組合邏輯電路27一月2026gfGNDGNDdp

/十進(jìn)制或功能輸入輸出DCBAabcdefg012345678911111111111111111111000000010010001101000101011001111000100111111111111111110011000011011011111001011001110110110011111111000011111111111011消隱脈沖消隱燈測(cè)試×10×0×××××0000××××001000000000000001111111集成譯碼器74LS48真值表為消隱輸入端/為脈沖消隱輸出端，為燈測(cè)試輸入端，為脈沖消隱輸入端gfGNDGNDdp共陰極數(shù)碼管引腳圖5.邏輯門電路和組合邏輯電路27一月202612347659111214UCC1013g161574LS48BCDAfedcbaLT—RBORBI—GND85.邏輯門電路和組合邏輯電路RBI為滅0輸入端，低電平有效。當(dāng)DCBA=0000時(shí)，只要RBI=0，譯碼器各字段輸出均為0，顯示器熄滅。LT為等測(cè)試輸入端，低電平有效。當(dāng)LT=0時(shí)，各字段均輸出高電平，顯示數(shù)字“8”，可以對(duì)數(shù)碼管進(jìn)行測(cè)試，用來(lái)檢查數(shù)碼管各字段是否組成。正常譯碼時(shí)，應(yīng)輸入LT=1。BI/RBI既可作為輸入端使用，又可作為輸出端使用。作輸入端時(shí)為滅燈輸入端，低電平有效，即BI=0時(shí)，不管其他輸入端為何種電平，各輸出端均輸出“0”BI/RBI作為輸出端時(shí)稱為滅零輸出端，低電平有效。只有DCBA=0000，而且滅零輸入信號(hào)RBI=0時(shí)，RBO才會(huì)輸出“0”，否則輸出“1”。因此RBO=0表示譯碼器已經(jīng)將本來(lái)應(yīng)該顯示的“0”熄滅了。數(shù)字顯示器俗稱數(shù)碼管，由七段可發(fā)光的線段拼合而成，根據(jù)數(shù)碼（a，b，c，d，e，f，g，dp）來(lái)決定七段中的某一段或某幾段進(jìn)行繪制，例如數(shù)碼為0，則顯示a、b、c、d、e、f段；數(shù)碼為1，則顯示b、c段，依次類推。圖4-7半導(dǎo)體數(shù)碼管內(nèi)部結(jié)構(gòu)圖共陽(yáng)極數(shù)碼管引腳圖5.邏輯門電路和組合邏輯電路27一月20263、加法器加法器是最基本的運(yùn)算器。（1）半加器：用來(lái)完成兩個(gè)一位二進(jìn)制數(shù)求和的邏輯電路，只考慮本位數(shù)相加，而不考慮低位來(lái)的進(jìn)位。5.邏輯門電路和組合邏輯電路27一月2026兩個(gè)一位二進(jìn)制數(shù)相加，運(yùn)算式如下：

0+0=0-----本位和為0，進(jìn)位00+1=1-----本位和為1，進(jìn)位01+0=1-----本位和為1，進(jìn)位01+1=10-----本位和為0，進(jìn)位1

表4-17半加器的功能表輸入輸出ABSC0001101100101001由功能表可寫出表達(dá)式:5.邏輯門電路和組合邏輯電路27一月2026

(a)電路(b)邏輯符號(hào)圖4-22半加器的邏輯電路2）全加器：在將兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，除了進(jìn)行本位數(shù)相加外還要考慮和相鄰低位的進(jìn)位位相加的運(yùn)算電路稱為全加器。全加器相加的數(shù)有三個(gè)：、、，結(jié)果有兩個(gè)，本位和與進(jìn)位。5.邏輯門電路和組合邏輯電路27一月2026輸入輸出

AiBiCi-1

SiCi

000001010011100101110111

0010100110010111表4-18全加器的功能表由功能表寫出邏輯表達(dá)式化簡(jiǎn)得：5.邏輯門電路和組合邏輯電路27一月2026(a)邏輯電路(b)邏輯符號(hào)圖4-23全加器的邏輯電路

數(shù)據(jù)選擇器和數(shù)值比較器

了解數(shù)據(jù)選擇器的定義及分類；能正確分析八選一數(shù)據(jù)選擇器74LS151的邏輯功能；了解數(shù)據(jù)選擇器74LS151其應(yīng)用；

學(xué)習(xí)目標(biāo)了解數(shù)值比較器的邏輯功能；

數(shù)據(jù)選擇器

數(shù)據(jù)選擇器定義及分類

數(shù)據(jù)選擇器也稱多路開(kāi)關(guān)，它是實(shí)現(xiàn)從多路輸入數(shù)據(jù)中選擇其中一路作為輸出功能的電路。常用的數(shù)據(jù)選擇器有4選1、8選1、16選1電路。輸出...2n個(gè)輸入多入一出

數(shù)據(jù)選擇器

4選1數(shù)據(jù)選擇器4選1數(shù)據(jù)選擇器邏輯電路圖D0~D3：數(shù)據(jù)輸入端A1~A0：地址輸入端S：控制輸入端（又稱使能端）Y：輸出端

數(shù)據(jù)選擇器

4選1數(shù)據(jù)選擇器的功能表輸入輸出SA1A0Y01111×0011×01010D0D1D2D3A2~A0：地址信號(hào)輸入端D2~D7：數(shù)據(jù)輸入端

：互補(bǔ)輸出端

：控制使能端

數(shù)據(jù)選擇器8選1數(shù)據(jù)選擇器74LS15174LS151邏輯符號(hào)圖

數(shù)據(jù)選擇器

74LS151的功能表輸入輸出

1×

×

×0100000001001000110100010101100111

數(shù)據(jù)選擇器

74LS151的擴(kuò)展

數(shù)據(jù)選擇器74LS151的應(yīng)用——實(shí)現(xiàn)組合邏輯函數(shù)解：把A、B、C分別從A2、A1、A0輸入作為輸入變量，把Y端作為輸出F【例】用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)便可實(shí)現(xiàn)題目要求的邏輯函數(shù)。根據(jù)8選1數(shù)據(jù)選擇器的功能，只需要

數(shù)值比較器

數(shù)值比較器定義能夠比較數(shù)字大小的電路。

兩個(gè)一位數(shù)A和B相比較A＞B：只有當(dāng)A=1、B=0時(shí)，YA＞B=1，YA＜B=0，YA=B=0；A＜B：只有當(dāng)A=0、B=1時(shí)，YA＞B=0，YA＜B=1，YA=B=0；A=B：只有當(dāng)A=B=0或A=B=1時(shí)，YA＞B=0，YA＜B=0，YA=B=1。ABYA>BYA<BYA=B00001010101010011001

數(shù)值比較器

兩個(gè)一位數(shù)A和B相比較

數(shù)值比較器4位數(shù)值比較器74LS8574LS85邏輯符號(hào)圖級(jí)聯(lián)輸入便于功能擴(kuò)展

數(shù)值比較器

74LS85的功能表輸入級(jí)聯(lián)輸入輸出A3

B3A2

B2A1

B1A0

B0IA＞BIA＜BIA=BFA＞BFA＜BFA=B10××××××10001××××××010A3=B310×××××100A3=B301×××××010A3=B3A2=B210××××100A3=B3A2=B201××××010A3=B3A2=B2A1=B110×××100A3=B3A2=B2A1=B101×××01