項目四

四路搶答電路的設(shè)計4.1鎖存器（RS、D）目錄4.2觸發(fā)器（RS、JK、D、T）4.3四人智力競賽搶答器搶答器是現(xiàn)場問答類競賽、智力競賽、電視娛樂節(jié)目等常用的裝置。其廣泛應(yīng)用于電視臺、商業(yè)機(jī)構(gòu)和學(xué)校。隨著應(yīng)用場合的不同，對電路的要求不同，電路的難易程度也不一樣，實現(xiàn)的功能也有所不同。搶答器的電路設(shè)計方案有很多，有用專用芯片設(shè)計，有用可編程邏輯電路設(shè)計，還有用單片機(jī)設(shè)計等等。歸根結(jié)底搶答器為一種優(yōu)先判決電路。在實際競賽場合，只需滿足顯示搶答有效和有效地組別即可。故本項目綜合了對多種搶答器設(shè)計與制作的探討，給出了利用觸發(fā)器設(shè)計的搶答電路，該電路設(shè)計簡單，經(jīng)濟(jì)實用。本項目的設(shè)計目的是培養(yǎng)數(shù)字電路的設(shè)計能力，熟悉數(shù)字電路的邏輯設(shè)計過程，掌握搶答器的設(shè)計，組裝和調(diào)試的方法。1.項目摘要掌握RS、JK、D、T觸發(fā)器的邏輯功能；掌握觸發(fā)器的結(jié)構(gòu)及工作原理；掌握集成觸發(fā)器的邏輯功能及使用方法；熟悉觸發(fā)器之間相互轉(zhuǎn)換的方法。2.學(xué)習(xí)目標(biāo)4.1鎖存器（RS、D）在數(shù)字電路中，有時不僅要對數(shù)字信號進(jìn)行算術(shù)邏輯運(yùn)算，而且還需要將運(yùn)算結(jié)果保存起來，這就需要具有記憶功能的邏輯器件。具有記憶功能的邏輯部件有鎖存器和觸發(fā)器，每個鎖存器和觸發(fā)器能夠存儲一位二進(jìn)制數(shù)字信號，即：0和1，是組成時序邏輯電路的基本元件。因此，在電子計算機(jī)和數(shù)字系統(tǒng)中應(yīng)用十分廣泛。4.1.1基本RS鎖存器圖（a）為基本RS鎖存器的電路組成，它由兩個與非門交叉耦合構(gòu)成。通常用Qn表示鎖存器輸出端的現(xiàn)在狀態(tài)，簡稱現(xiàn)態(tài)。Qn+1表示輸入信號作用后輸出端的狀態(tài)，簡稱次態(tài)。圖（b）為其邏輯符號。（a）（b）4.1.1基本RS鎖存器RSQnQn+1功能說明000×001×010101111000101011001111不定狀態(tài)置1狀態(tài)置0狀態(tài)保持狀態(tài)4.1.1基本RS鎖存器次態(tài)卡諾圖邏輯關(guān)系式狀態(tài)轉(zhuǎn)換圖4.1.1基本RS鎖存器基本鎖存器具有電路簡單，理解容易，操作方便的特性。所以在實際應(yīng)用中常見于計算機(jī)和各種儀器中的置位-復(fù)位系統(tǒng)、開關(guān)電路和某些特定的場合。但是該鎖存器的主要缺點是，輸入信號改變直接影響輸出的狀態(tài)，而且R端和S端之間有約束。即基本RS鎖存器的抗干擾能力極差。4.1.2同步RS鎖存器由于基本RS鎖存器置1或清0信號一出現(xiàn)，輸出狀態(tài)就隨之改變。而在現(xiàn)實生活中，有時這個信號是干擾信號，這在數(shù)字系統(tǒng)應(yīng)用中會帶來許多的不便。數(shù)字電路系統(tǒng)中要實現(xiàn)各部分分工協(xié)作，這就需要統(tǒng)一的時鐘脈沖來控制鎖存器的狀態(tài)翻轉(zhuǎn)。因此，需要在輸入端設(shè)置一個控制端，控制端信號稱為同步信號，也可稱為時鐘脈沖信號，簡稱時鐘信號，用CP表示。4.1.2同步RS鎖存器圖4.4（a）為同步RS鎖存器的電路組成，圖4.4（b）為其邏輯符號。（a）（b）邏輯符號中的

、

和

都有同一個標(biāo)號1，這意味著這三個輸入端是同步端。即在同一個脈沖作用下同步改變狀態(tài)。4.1.2同步RS鎖存器邏輯分析：

（1）CP=0時,G1和G2與非門輸出同時為1，此時基本RS鎖存器的輸入端R=1，S=1，這時鎖存器保持原來狀態(tài)不變。

（2）CP=1時,基本RS鎖存器的輸入正好接入R和S。同步RS鎖存器的功能和基本RS鎖存器正好相同。注意：由于同步RS鎖存器經(jīng)過G1和G2與非門求反，所以輸入信號R和S都是高電平有效，這和基本RS鎖存器正好相反。不過R端依然是置0端，S端依然是置1端。這兩個端口的作用沒有改變。4.1.2同步RS鎖存器例4.1：同步RS鎖存器如圖4.4所示，圖4.5為其R端S端和CP輸入信號波形，設(shè)其初始狀態(tài)為零，試畫出輸出波形。圖4.5例4.1波形圖4.1.3同步D鎖存器圖（a）為同步D鎖存器的電路結(jié)構(gòu)，（b）為其邏輯符號。

（a）

（b）

由圖可知，D鎖存器將輸入信號轉(zhuǎn)換成一對相反的信號，然后分別接在同步RS鎖存器的兩個輸入端。這樣同步RS鎖存器的輸入只能是01和10兩種組合，不會出現(xiàn)00和11的保持和不定狀態(tài)。圖中C1和1D表示這兩個端口是同步端。4.1.3同步D鎖存器同步D鎖存器的特性表DQnQn+1說明000置0010101置1111次態(tài)卡諾圖狀態(tài)轉(zhuǎn)換圖特性方程4.1.4同步鎖存器問題之前講的所有鎖存器都是電平直接控制方式，即輸入信號直接控制鎖存器輸出端的狀態(tài)，因此它的抗干擾能力不強(qiáng)。在一個時鐘周期的整個高電平期間或整個低電平期間都能接收輸入信號，如果

的持續(xù)時間過長，就可能使鎖存器在一個

脈沖期間發(fā)生多次翻轉(zhuǎn)，稱為“空翻”。在數(shù)字電路中，為了防止空翻現(xiàn)象的產(chǎn)生，要求一個

脈沖期間，電路只能動作一次。之前講的鎖存器不能達(dá)到這個要求，必須要對鎖存器電路結(jié)構(gòu)進(jìn)行改進(jìn)，從而形成了結(jié)構(gòu)更復(fù)雜、功能更完善的一類存儲器——觸發(fā)器。4.2觸發(fā)器造成空翻現(xiàn)象的原因是同步鎖存器結(jié)構(gòu)的不完善，為了克服空翻現(xiàn)象，設(shè)計出多種能解決空翻問題的觸發(fā)器，例如：主從觸發(fā)器、邊沿觸發(fā)器等。4.2.1主從觸發(fā)器RS觸發(fā)器的電路結(jié)構(gòu)圖和邏輯符號如圖所示。有圖可以看出，主鎖存器和從鎖存器分別受一互補(bǔ)的時鐘脈沖控制。這樣使主、從鎖存器分別工作在不同的時間區(qū)域，即主、從鎖存器所要求的時鐘脈沖形式正好彼此相反。4.2.1主從觸發(fā)器（2）當(dāng)CP=0時,主鎖存器FF1封鎖，外部輸入信號R、S改變無法輸出Q1的狀態(tài)。而從鎖存器FF2打開，Q1狀態(tài)可以通過FF2輸出到Q2端。所以在CP=0時，輸出Q2的狀態(tài)會有變化。（1）當(dāng)CP=1時,主鎖存器FF1打開，接收外部輸入信號R、S改變輸出Q1的狀態(tài)。而從鎖存器FF2被封鎖，Q1狀態(tài)不能通過FF2輸出到Q2端。所以在CP=1時，輸出Q2不會有變化。邏輯功能分析：4.2.1主從觸發(fā)器（2）時鐘脈沖信號

是從狀態(tài)1轉(zhuǎn)變到狀態(tài)0時，輸出

狀態(tài)才會隨之翻轉(zhuǎn)；（1）主從RS觸發(fā)器的邏輯功能和同步RS鎖存器相同。所以他們的真值表、狀態(tài)轉(zhuǎn)換圖、特征方程也一樣；特點：（3）主從RS觸發(fā)器是主從兩個鎖存器交替工作，同一時刻主從鎖存器中只能一個導(dǎo)通。所以，輸入信號R、S無法直接影響輸出端的狀態(tài)。因此，在一個

脈沖的周期內(nèi)，觸發(fā)器的狀態(tài)只能翻轉(zhuǎn)一次，解決了空翻的問題。4.2.1主從觸發(fā)器（5）主從結(jié)構(gòu)的觸發(fā)器雖然解決了空翻的問題，但是其要求在CP=1的期間內(nèi)R、S的信號不能變化，否則翻轉(zhuǎn)狀態(tài)將不符合要求。另外，外界干擾和噪聲也可能會使觸發(fā)器發(fā)生誤操作。由此可見，主從結(jié)構(gòu)的觸發(fā)器抗干擾能力較差。（4）輸入信號R、S不能同時為1。特點：4.2.2邊沿JK觸發(fā)器邊沿觸發(fā)器是在日常生活中經(jīng)常用到的，該觸發(fā)器的次態(tài)僅取決于

的觸發(fā)沿到達(dá)時刻輸入信號的狀態(tài)，與其他時刻完全沒有關(guān)系。而且這個狀態(tài)能一直持續(xù)到下一個觸發(fā)沿到達(dá)的時刻，從而提高了抗擾能力。主從RS觸發(fā)器雖然解決了空翻問題，但是輸入信號

、

依然不能同時為1。這給實際應(yīng)用帶來了約束，因此有必要對電路進(jìn)行改進(jìn)，完善功能，從而構(gòu)成另一種兩輸入端的觸發(fā)器——邊沿JK觸發(fā)器。4.2.2邊沿JK觸發(fā)器圖（a）、（b）分別是下降沿觸發(fā)的邊沿JK觸發(fā)器和上升沿觸發(fā)的邊沿JK觸發(fā)器。為了和主從觸發(fā)器區(qū)別，邊沿觸發(fā)器邏輯符號的

端有“>”的標(biāo)識。且

端有小圓圈表示下降沿觸發(fā)，無小圓圈表示上升沿觸發(fā)。（a）下降沿觸發(fā)

（b）上升沿觸發(fā)4.2.2邊沿JK觸發(fā)器JK觸發(fā)器的邏輯符號如圖所示。其中輸入分兩類：標(biāo)號帶1的和標(biāo)號不帶1。他們的區(qū)別是：標(biāo)號帶1的三端

是同步端，即他們?nèi)丝谠谕粋€CP作用下一起動作；標(biāo)號不帶1的兩端是異步端，即他們不受CP控制，只要對應(yīng)端口有低電平信號觸發(fā)器立刻置1或清0。4.2.2邊沿JK觸發(fā)器由于邊沿觸發(fā)器內(nèi)部電路過于復(fù)雜，所以在這里我們就用仿真的方法來觀察JK觸發(fā)器各個輸入端對次態(tài)輸出狀態(tài)的影響。在仿真中我們采用74LS112D芯片，實際應(yīng)用中該芯片含有2個JK觸發(fā)器。4.2.2邊沿JK觸發(fā)器異步清零異步置14.2.2邊沿JK觸發(fā)器JK觸發(fā)器邏輯功能仿真最好利用仿真講解4.2.2邊沿JK觸發(fā)器說明00××××不允許01×××1異步置110×××0異步清0111100000101保持111100010100清0111111000111置1111111110110計數(shù)要求記憶4.2.2邊沿JK觸發(fā)器（a）次態(tài)卡諾圖（b）狀態(tài)轉(zhuǎn)換圖特性方程4.2.2邊沿JK觸發(fā)器例4.3主從觸發(fā)器的輸入端J、K、CP、R、S的輸入波形如圖4.16所示，試畫出端波形。4.2.2邊沿JK觸發(fā)器例4.4已知下降沿觸發(fā)的JK觸發(fā)器的輸入端CP、J、K波形如圖4.17所示，試畫出輸出端Q的波形。設(shè)觸發(fā)器的初始狀態(tài)為0。4.2.2邊沿JK觸發(fā)器例4.5用Multisim12仿真軟件觀察JK觸發(fā)器的計數(shù)狀態(tài)（J=1，K=1）4.2.3其他觸發(fā)器1、D觸發(fā)器4.2.3其他觸發(fā)器1、D觸發(fā)器01×××110×××011110001001111110111D觸發(fā)器的特性方程、次態(tài)卡諾圖和狀態(tài)轉(zhuǎn)換圖與D鎖存器一致，這里我們就不在介紹了。4.2.3其他觸發(fā)器例4.5：已知D觸發(fā)器的電路符號如圖4.22所示，其輸入端的輸入波形如圖4.23所示，試畫出端波形。4.2.3其他觸發(fā)器2、T觸發(fā)器4.2.3其他觸發(fā)器2、T觸發(fā)器01×××110×××0111100010111111101104.2.3其他觸發(fā)器2、T觸發(fā)器（a）次態(tài)卡諾圖特性方程（b）狀態(tài)轉(zhuǎn)換圖4.2.4注意事項1、品種和類型LS系列的TTL觸發(fā)器具有高速、低功耗的特點，工作電源為4.5~5.5V。高速CMOS系列保持了CMOS4000系列的微功耗特性，速度與LS系列TTL電路相當(dāng)，可達(dá)50MHz。高速CMOS系列有兩個常用的子系列：HC系列，工作電源為2~6V；HTC系列，與TTL電路兼容，工作電源為4.5~5.5V。CMOS4000系列具有微功耗、抗干擾性能強(qiáng)的特點，工作電源一般為3~18V，但其工作速度較低，一般小于5MHz。4.3四人智力競賽搶答器4.3.1任務(wù)目標(biāo)1、認(rèn)識常用集成觸發(fā)器芯片，并能正確選擇的使用；2、熟悉四人智力競賽搶答器電路；3、熟悉Multisim12的操作環(huán)境，掌握用Multisim12對四人搶答器進(jìn)行仿真；4、掌握利用萬用表測試、判斷集成觸發(fā)器好壞的基本方法；5、會組裝、調(diào)試四人智力競賽搶答器電路。4.3四人智力競賽搶答器4.3.2任務(wù)內(nèi)容用JK觸發(fā)器設(shè)計一個四路搶答器，可以同時供4位選手參加比賽，4位選手的搶答按鈕分別為主持人控制按鈕為。其電路原理圖如圖所示。4.3四人智力競賽搶答器4.3.2任務(wù)內(nèi)容具體技術(shù)要求如下：1、開關(guān)為搶答控制總開關(guān)（由主持人控制）。當(dāng)開關(guān)被按下時搶答電路清零，松開后允許搶答。由