流水燈基于Verilog語言實現(xiàn)及測試代碼_第1頁
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文檔簡介

1、流水燈實驗的Testbench報告一、 設計源碼(順序方法)module led(input clk,input rstn,output reg3:0led);parameter T1s = 4d10;reg3:0cnt_1s;always(posedge clk or negedge rstn)if(!rstn)begincnt_1s = 0;endelse if(cnt_1s = T1s)begincnt_1s = 0;endelse begincnt_1s = cnt_1s + 1b1;endalways(posedge clk or negedge rstn)if(!rstn)begi

2、nled = 4hf;endelse if(led = 4hf) beginled = 4he;endelse if(cnt_1s = T1s)beginled = led2:0,1b1;endendmodule二、 測試代碼timescale 1 ns/1 nsmodule led_tb();reg clk ;reg rstn;wire3:0 led;parameter CYCLE = 20; parameter RST_TIME = 3 ; led u( .clk (clk ), .rstn (rstn ), .led (led ) ); initial begin clk = 0; fo

3、rever #(CYCLE/2) clk=clk; end initial begin rstn = 1; #CYCLE; rstn = 0; #(CYCLE*RST_TIME); rstn = 1; end endmodule Testbench設計的幾個步驟:1、 設定時間標尺、timescale;2、 定義信號類型,與輸入對接的reg,與輸出對接的wire;3、 對待測設計的頂層模塊進行例化,即將testbench與待測設計接口對接;4、 給輸入接口產生激勵。三、 結果分析老師的源代碼中設置的流水燈跳轉周期是1S鐘,但是在仿真的過程中,1S實在是太漫長了,所以我將跳轉周期改為10個時鐘周

4、期了。根據(jù)testbench可知,第一個時間周期結束,拉低復位信號。復位信號產生低電平,always塊得到反應,led=4hf(即1111);每次clk上升沿的時候always都會響應,但是rstn為低電平時,計數(shù)的變量cnt_1s會一直清零,led一直處于全滅狀態(tài)。我在TESTBENCH中設置的rstn拉低持續(xù)3時鐘周期,3時鐘周期后,rstn會變成高電平,在下一個clk上升沿,always又開始響應,根據(jù)設計當led原狀態(tài)為1111,觸發(fā)后會跳轉為1110,即第一個led亮。之后,按設計初衷應該是每過10個時鐘周期,led產生一次流水式變化,但實際情況并非如此。我們可以看到上圖中黃線位置,

5、led由0111經(jīng)過10個時鐘周期后變成1111,但是1111只持續(xù)了一個周期就變成了1110.原來,在第二個always中有這么一句else if(led = 4hf) beginled = 4he;end雖然計時變量cnt_1s未滿足條件,但是led=1111,仍然會使led發(fā)生改變。而且led=1111時,led是處于全滅狀態(tài),作為流水燈應該是不希望全滅狀態(tài)的出現(xiàn),第四個燈亮完,應該馬上跳轉到第一個燈。即便如此在實物電路中,這并不會影響功能的實現(xiàn),因為多出的這一個時鐘周期僅為20ns,人的肉眼根本無法識別。四、 程序優(yōu)化試想如果這不是一個流水燈實驗,而是一個對精度有很高要求的電路,不允許出現(xiàn)這么一段全1的狀態(tài),那么程序該如何修改?其實led全為1的狀態(tài),主要是由于第二個always模塊產生,所以只用修改第二個always的內容,下面是我修改后的代碼,和運行結

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