1、數(shù)字邏輯 課程設(shè)計 題目： 設(shè)計一個 4 位超前進(jìn)位加法器 評語： 學(xué) 院 計算機工程 班 級 計算 姓 名 學(xué) 號 成 績 指導(dǎo)老師 黃斌 劉麗莉 2016年 7 月 12日數(shù)字邏輯實驗報告題目：課程設(shè)計4 位超前進(jìn)位加法器學(xué)號：成績班級：計算1414班日期：2016-7-12姓名：指導(dǎo)老師：黃斌 劉麗莉一、實驗?zāi)康模?、使用Verilog語言設(shè)計常用的組合邏輯電路。2、學(xué)會應(yīng)用數(shù)字系統(tǒng)設(shè)計方法進(jìn)行電路設(shè)計。3、加強和培養(yǎng)學(xué)生對電子系統(tǒng)的設(shè)計能力,培養(yǎng)學(xué)生理論聯(lián)系實際的設(shè)計思想，訓(xùn)練學(xué)生綜合運用數(shù)字邏輯課程的理論知識的能力。二、實驗使用環(huán)境： Vivado 2015.2三、實驗內(nèi)容與完成情況

2、： 設(shè)計一個 4 位超前進(jìn)位加法器 背景：串行進(jìn)位加法器的運算速度比較緩慢，其原因在于必須依次等待每一個加法器完成進(jìn)位。一種改進(jìn)的設(shè)計叫做超前進(jìn)位加法器。超前進(jìn)位加法器的設(shè)計思路是：把加法器分解成若干塊，同時額外增加電路，在每個塊一得到輸入進(jìn)位時就快速算出此塊的輸出進(jìn)位。因此，超前進(jìn)位加法器不需要等待進(jìn)位通過 一塊內(nèi)所有加法器單元，而是直接先行通過每個單元。 設(shè)計要求：在這個設(shè)計中，你需要使用 Verilog 代碼設(shè)計一個 4 位的超前進(jìn)位加法器。這個 4 位超前進(jìn)位加法器可以完成對兩個 4 位二進(jìn)制數(shù)的相加。完成設(shè)計后，你還需要設(shè)計測試程序(test bench)來驗證你的設(shè)計。你的測試程序

3、需要考慮到所有可能的輸入情況。 設(shè)計思路：因為各進(jìn)位的產(chǎn)生依賴于低位的進(jìn)位，所以運算速度較慢。為了提高速度，必須設(shè)法使較低位的進(jìn)位信號越過中間各級直接決定較高位的進(jìn)位輸出，設(shè)計Ai和Bi分別表示第i位的被加數(shù)和加 數(shù)，Ci-1為來自第i-1位全加器的進(jìn)位，令Pi=AiBi，Gi=Ai&Bi函數(shù)表達(dá)式為： Co=PoCo+Go C1=P1Co+G1 C2=p2C1+G2 C3=p3c2+G3 邏輯電路圖如下：真值表如下:AiBiCi-1Si00000011010101101001101011001111其卡諾圖如下:AB00011110C0010111010化簡之后的表達(dá)式：S=AiBiCi-1

4、進(jìn)位c的表達(dá)式： 3231230123012332120120122101011000ggpgppgpppcppppcggpgppcpppcggpcppcgcpcinininin+=+=+=+=代碼如下： add.vtimescale 1ns/1psmodule add(input 3:0a,input 3:0b,input ci,output 3:0s,output co); /定義所需變量wire 3:0 p, g; /進(jìn)位傳遞函數(shù)p,進(jìn)位產(chǎn)生函數(shù)gwire 3:0 c; /進(jìn)位函數(shù)assign g0=a0&b0,g1=a1&b1,g2=a2&b2,g3=a3&b3, p0=a0b0,p1

5、=a1b1,p2=a2b2,p3=a3b3;assign c0=(p0&ci)|g0, c1=(p1&p0&ci)|(p1&g0)|g1, c2=(p2&p1&p0&ci)|(p2&p1&g0)|(p2&g1)|g2, c3=(p3&p2&p1&p0&ci)|(p3&p2&p1&g0)|(p3&p2&g1)|(p3&g2)|g3;assign s3:0 = a3:0 b3:0 c2:0,ci, co=c3;endmodule測試代碼:add_tbtimescale 1ns/1psmodule add_tb; reg 3:0a; reg 3:0b; reg ci; wire 3:0s; wire

6、 co; add U0(/連接設(shè)計 .a(a), .b(b), .ci(ci), .s(s), .co(co) ); initial begin a=0;b=0;ci=0;/設(shè)置默認(rèn)值 #512 $finish;/運行512個時間單位后停止 end always/通過下列三條always語句取到所有的情況 #32 a=a+1;/每32個時間單位a+1 always #2 b=b+1;/每2個時間單位b+1 always #1 ci=!ci; /每1個時間單位ci取反endmodule仿真圖截圖及其解釋：下圖仿真波形圖全圖：下圖為局部波形圖： 舉例：A=0000，B=1011，c_in=0，c=1011，c_out=0 四、實驗小結(jié)。 通過這次課程設(shè)計，我感覺我對Verilog語言還是不夠熟