1、2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),8 半導(dǎo)體存儲(chǔ)器與可編程邏輯器件,8.1 存儲(chǔ)器分類 8.2 隨機(jī)存貯器 8.3 只讀存貯器 8.4 可編程邏輯器件 8.7 可編程邏輯器件的應(yīng)用,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),半導(dǎo)體存儲(chǔ)器是一種能存儲(chǔ)大量二值數(shù)字信息的大規(guī)模集成電路，是現(xiàn)代數(shù)字系統(tǒng)特別是計(jì)算機(jī)中的重要組成部分。,半導(dǎo)體存儲(chǔ)器,ROM,EPROM,快閃存儲(chǔ)器 (Flash Memory),PROM,E2PROM,固定ROM（又稱掩膜ROM）,可編程ROM,RAM,SRAM,DRAM,按存取方式來(lái)分：,8.1半導(dǎo)體存儲(chǔ)器分類,Random Access Memor

2、y,Read Only Memory,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),8.2 隨機(jī)存儲(chǔ)器,8.2.1 RAM的結(jié)構(gòu) 8.2.2 RAM 的存儲(chǔ)單元 8.2.3 RAM的讀寫(xiě)時(shí)序 8.2.4 集成RAM 舉例 8.2.5 RAM的擴(kuò)展,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),8.2.1 RAM的結(jié)構(gòu),RAM的一般組成： 地址譯碼器（門牌號(hào)） 存儲(chǔ)矩陣(房間住1Bit） 讀/寫(xiě)控制器（出入口）,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),1.存儲(chǔ)矩陣,RAM中存儲(chǔ)的數(shù)據(jù)一般是按字節(jié)進(jìn)行讀寫(xiě)操作的。一個(gè) 88的RAM在某時(shí)刻存儲(chǔ)的二進(jìn)制數(shù)碼如表8.2.1所示。一旦關(guān)掉電源

3、，RAM中存放的數(shù)據(jù)就會(huì)全部丟失。,存儲(chǔ)矩陣由大量基本存儲(chǔ)單元組成，每個(gè)存儲(chǔ)單元可以存儲(chǔ)一位二進(jìn)制數(shù)。這些存儲(chǔ)單元按字(Word)和位(Bit)構(gòu)成存 儲(chǔ)矩陣。 可以用字?jǐn)?shù)和字長(zhǎng)的乘積表示 RAM的存貯容量。例如：64K 8表示具有64K字，字長(zhǎng)8位，共512K存貯容量。,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),2.地址譯碼,對(duì)RAM地址線上的二進(jìn)制信號(hào)進(jìn)行譯碼，選中與該地址碼對(duì)應(yīng)字的一個(gè)或幾個(gè)基本存儲(chǔ)單元，在讀/寫(xiě)控制器的控制下進(jìn)行讀/寫(xiě)操作。,圖8.2.2 單地址譯碼方式的結(jié)構(gòu)圖,w 0 w 1 w31,讀/寫(xiě)控制器,地 址 譯 碼 器,D0 D1 D7,A0 A1 A4,31,0

4、,31,1,31,7,0,0,0,1,0,7,1,0,B0,B1,B7,一般：有n個(gè)地址輸入的RAM有2n個(gè)字，即全地址譯碼。,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),3.讀/寫(xiě)控制器,存儲(chǔ)矩陣中的基本存儲(chǔ)單元通過(guò)地址譯碼器被選中后，它的輸出端Q須與RAM內(nèi)部數(shù)據(jù)線D直接相連。而這時(shí)該基本存儲(chǔ)單元的信息能否被讀出，或者外部的信息能否寫(xiě)到該基本存儲(chǔ)單元中，還決定于讀/寫(xiě)控制器。,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),8.2.2 RAM的存儲(chǔ)單元,六管靜態(tài)存儲(chǔ)單元 讀出觸發(fā)器的信息使觸

5、發(fā)器的X 地址線和Y 地址線均為高電平。 寫(xiě)信息到觸發(fā)器： 把需要寫(xiě)入的信息加在數(shù)據(jù)線D和 上，并使得該觸發(fā)器的X地址和Y地址均為高電平。,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),動(dòng)態(tài)DRAM存儲(chǔ)單元： 優(yōu)點(diǎn): 是容量大，功耗低，價(jià)格也便宜。 缺點(diǎn): 其讀寫(xiě)速度比SRAM低，并需要刷新及讀出放大器等外圍電路。,三星的DDR內(nèi)存條:,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),8.2.3 RAM的讀寫(xiě)時(shí)序,SRAM讀出時(shí)序圖,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),注意：tAA和tCO必須同時(shí)滿足芯片參數(shù)的要求 RAM的讀周期: tRC,兩次讀操作之間的最小時(shí)間間隔。,欲讀數(shù)

6、據(jù)的地址加到RAM的地址輸入端； 讀寫(xiě)信號(hào)一直保持高電平讀狀態(tài)； 加入有效的片選低電平信號(hào) ，延時(shí)tCO 后，在I/O 端會(huì)出現(xiàn)欲讀的數(shù)據(jù)信號(hào)； 使 無(wú)效，再經(jīng)過(guò)一小段延時(shí)后，I/O端回到高阻狀態(tài)，完成本次讀操作。,讀出過(guò)程如下 ：,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),2. SRAM寫(xiě)入時(shí)序,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),注意：延時(shí)tAA和tDW必須同時(shí)滿足 RAM的寫(xiě)周期:tWC,兩次寫(xiě)操作之間的最小時(shí)間隔,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),8.2.4 集成RAM舉例,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),8.2.5 RAM的擴(kuò)展,位擴(kuò)展

7、連接 ：用位數(shù)較少的RAM芯片組成位數(shù)較多的 存儲(chǔ)器,其連接方式為：把這些相同芯片的地址輸 入端都分別連在一起，芯片的片選控制端和讀/寫(xiě) 控制端也分別連在一起，而數(shù)據(jù)端各自獨(dú)立，每一 根數(shù)據(jù)代表一位。 例: 用2561的RAM芯片組成2568的存儲(chǔ)器的 連接如圖8.2.11所示。 思考：需要幾片？如何連接？ 字?jǐn)U展連接 ：用位數(shù)相同的RAM芯片組成字?jǐn)?shù)更多的存儲(chǔ)器 。 例： 2568RAM芯片組成10248存儲(chǔ)器的連接 如圖8.2.12所示。思考：需要幾片？如何連接？,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),R/,U0,D0,U1,D1,圖8.2.11位擴(kuò)展連線圖,U7,D7,2020

8、/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),A9 A8,Y0 Y1 Y2 Y3,圖8.2.12 字?jǐn)U展連線圖,R/,地址線與讀寫(xiě)信號(hào)與各芯片連接在一起； 擴(kuò)展譯碼電路形成各芯片的片選信號(hào)；,A1 A0,試分析各存儲(chǔ)芯片的存儲(chǔ)器地址范圍？,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),例： 用2564RAM芯片組成5128存儲(chǔ)器的連接 思考：需要幾片？如何連接？(先位擴(kuò)展，后字?jǐn)U展),圖8.2.11位擴(kuò)展連線圖,U3,R/,U0,D03,U1,D34,U2,D34,D03,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),RAM總結(jié),掉電信息丟失 SRAM的速度最快、但密度極低，最主要的應(yīng)用領(lǐng)域就是

9、各類芯片的緩存，例如CPU的一級(jí)緩存、二級(jí)緩存均為SRAM電路； DRAM內(nèi)存存儲(chǔ)密度較高，但讀寫(xiě)速度稍慢，適合作為計(jì)算機(jī)的內(nèi)存、顯存以及其他嵌入設(shè)備的內(nèi)存系統(tǒng)； ,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),8.3 只讀存儲(chǔ)器,8.3.1 ROM的結(jié)構(gòu)與原理 8.3.2 EPROM & EEPROM的實(shí)例 8.3.3 ROM 的應(yīng)用 很多教材將ROM包含在PLD中，因此先介紹PLD概念,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),按PLD的集成度分類：,PLD ：可編程邏輯器件(Programmable Logical Device)，可以由編程來(lái)確定其邏輯功能。,2020/6/26

10、,西安交通大學(xué)電氣學(xué)院電子學(xué),低密度可編程邏輯器件,PROM(Programmable Read Only Memory)可編程只讀存儲(chǔ)器 70年代初 PLA(Programmable Logic Array)可編程邏輯陣列 70年代中 PAL(Programmable Array Logic)可編程陣列邏輯 70年代末 GAL(Genetic Array Logic) 通用陣列邏輯 80年代初推出,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),FPGA(現(xiàn)場(chǎng)可編程門陣列) Field Programmable Gate Array Xilinx公司 80年代中期 CPLD(復(fù)雜可編程邏輯器

11、件) Complex Programmable Logic Device Lattice公司（90年代初）：ispLSI器件 Altera公司（90年代初）：FLEX系列和MAX系列器件 ATMEL公司（90年代初）：ATV系列,高密度可編程邏輯器件,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),PLD簡(jiǎn)化畫(huà)法,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),可編程邏輯器件的概念與特點(diǎn),是由編程來(lái)確定其邏輯功能的器件。 Programmable Logical Device，簡(jiǎn)稱 PLD,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),輸入緩沖電路用以產(chǎn)生輸入變量的原變量和反變量，并提供足夠

12、的驅(qū)動(dòng)能力。,可編程邏輯器件的基本結(jié)構(gòu),2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),由多個(gè)多輸入與門組成，用以產(chǎn)生輸入變量的各乘積項(xiàng)。,可編程邏輯器件的基本結(jié)構(gòu),2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),由多個(gè)多輸入或門組成，用以產(chǎn)生或項(xiàng)，即將輸入的某些乘積項(xiàng)相加。,可編程邏輯器件的基本結(jié)構(gòu),2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),由 PLD 結(jié)構(gòu)可知，從輸出端可得到輸入變量的乘積項(xiàng)之和，因此可實(shí)現(xiàn)任何組合邏輯函數(shù)。如果輸出包含觸發(fā)器，就可實(shí)現(xiàn)時(shí)序邏輯函數(shù)。,可編程邏輯器件的基本結(jié)構(gòu),2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),輸入緩沖,ROM:只讀存儲(chǔ)器，是一種組合電路

13、。 PROM的陣列結(jié)構(gòu) PROM是一種可編程邏輯器件， “與”陣列實(shí)現(xiàn)地址譯功能，是一個(gè)固定的“與”陣列，全地址譯碼?？删幊痰摹盎颉标嚵惺且粋€(gè)“存儲(chǔ)矩陣” 。 一個(gè)83 PROM的陣列圖如圖8.3.1所示。,O0,與陣列,或陣列,輸出,在此地址譯碼輸出高有效,ROM的結(jié)構(gòu)與原理,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),與陣列：全譯碼陣列， n輸入變量有2n個(gè)地址，對(duì)應(yīng)2n根字線。 或陣列：一組或門，輸出端輸出數(shù)據(jù)，字線與位線的2nXm個(gè)交叉點(diǎn)都是可編程接點(diǎn)。 用一個(gè)譯碼器框代 替固定的與陣列,得到PROM的簡(jiǎn)化陣列 圖8.3.2。,W1,W0,ROM的結(jié)構(gòu)簡(jiǎn)化圖,2020/6/26,西

14、安交通大學(xué)電氣學(xué)院電子學(xué),PROM的可編程節(jié)點(diǎn)：出廠時(shí)，存儲(chǔ)單元的內(nèi)容為1(或全0),用戶可根據(jù)需要將某些單元通過(guò)編程改寫(xiě)1(或0)。 PROM ：雙極型熔絲結(jié)構(gòu)，編程結(jié)構(gòu)如圖8.3.3,位線,a) 熔絲結(jié)構(gòu),字線,b) 二極管結(jié)構(gòu),圖8.3.3 PROM編程結(jié)構(gòu),2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),EPROMErasable Programmable ROM,1EPROM 工作原理：采用疊層?xùn)爬醚┍佬?yīng)注入MOS管工藝。未注入電荷時(shí)存貯單元輸出為1，注入負(fù)電荷后輸出為0。,編程：疊層?xùn)殴苈┰醇痈邏海ㄈ?25V、+12.5V），在控制柵極加高壓正脈沖（如50ms寬、25V正脈沖）

15、，引起雪崩，注入負(fù)電荷可長(zhǎng)期保存。 讀出：凡注負(fù)電荷的單元，其VGS（th）很高，在正常+5V電壓下不能使其導(dǎo)通，經(jīng)反相后輸出為0。如圖7-4-2讀取時(shí)間為250450ns,只能整體擦除,擦除：在強(qiáng)紫外線光照射窗口下，只需幾分鐘就能使浮柵上的電子獲得足夠的光能量，而穿過(guò)絕緣層回到襯底中，使芯片變?yōu)榭瞻住?2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),特點(diǎn)：,避光可保存10年以上 開(kāi)口陽(yáng)光下工作一周數(shù)據(jù)即消失 可反復(fù)擦寫(xiě)幾百次 需專用的編程器和擦除器 優(yōu)點(diǎn)：集成度高； 缺點(diǎn)：使用不方便（編程、擦除） 常用EPROM：2716（2k8位）、2764（8k8位）、27256（32k8位）、2751

16、2（64k8位）,EPROMErasable Programmable ROM,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),EEPROMElectrically Erasable Programmable ROM,2EEPROM 工作原理：利用隧道效應(yīng)注入或釋放電子。 特點(diǎn)： 寫(xiě)入擦除可同時(shí)完成； 不需專門的編程器和擦除器； 寫(xiě)入擦除脈沖為20V、10ms，新型的（由于內(nèi)部有升壓電路）5V、10ms 讀取時(shí)間為200250ns； 數(shù)據(jù)可存510年，甚至20年，壽命1001萬(wàn)次； 有字節(jié)擦除功能，使用靈活。 缺點(diǎn)：集成度不高。,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),Flash Me

17、mory（快閃存儲(chǔ)器）,3Flash Memory（快閃存儲(chǔ)器） 原理：利用雪崩效應(yīng)寫(xiě)入，利用隧道效應(yīng)擦除。 特點(diǎn)： 既具有EPROM結(jié)構(gòu)簡(jiǎn)單，編程可靠的特點(diǎn)，又具有E2PROM的電編程擦除的特性； 高速寫(xiě)入與擦除，整體擦除僅需1秒鐘； 寫(xiě)入脈沖：12V、10us（老型） 5V、10us（新型） 集成度非常高，可達(dá)64M位； 壽命1萬(wàn)10萬(wàn)次； 讀取時(shí)間為60200ns，因此速度較快。 缺點(diǎn)：不可字節(jié)擦除。,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),8.3.2 集成EPROM,以27512為例,如何擴(kuò)展?與RAM擴(kuò)展有何不同？,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),8.3.3

18、ROM的應(yīng)用,存儲(chǔ)程序、表格和大量固定數(shù)據(jù) 實(shí)現(xiàn)代碼轉(zhuǎn)換 實(shí)現(xiàn)邏輯函數(shù) 舉例：試用ROM實(shí)現(xiàn)兩個(gè)兩位二進(jìn)制數(shù)的乘法運(yùn)算。 解：設(shè)這兩個(gè)乘數(shù)為A1 A0 和B1 B0，積為L(zhǎng)3 L2 L1 L0，列出乘法表如表8.3.2，畫(huà)出實(shí)現(xiàn)兩位二進(jìn)制數(shù)乘法的簡(jiǎn)化陣列圖如圖8.3.8,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),譯 碼 器,A3,A2,A1,A0,W0,W15,L3,L2,L1,L0,圖8.3.8 ROM的簡(jiǎn)化陣列圖,A1 A0 B1 B0,L3 L2 L1 L0,0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1

19、1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1,0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 0 0 1 1 0 1 1 0 1 0 0 1,表8.3.2兩位二進(jìn)制數(shù)的乘法表,A1,A0,B1,B0,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),實(shí)現(xiàn)邏輯函數(shù),試用164 EPROM構(gòu)成一個(gè)實(shí)現(xiàn)下列表達(dá)式的多輸出邏輯函數(shù)發(fā)生電路，畫(huà)出電路圖，寫(xiě)出 EP

20、ROM存儲(chǔ)的二進(jìn)制數(shù)碼。,解 根據(jù)題目要求，令A(yù)3 A2 A1 A00CBA，I/O2I/O1I/O0L2 L1 L0。電路圖如圖解8.5所示，存儲(chǔ)的二進(jìn)制數(shù)碼如表解8.5所示。,表解8.5,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),ROM 和 PROM的缺點(diǎn)： 與陣列是一個(gè)固定的全譯碼陣列，輸入變量較多時(shí)，必然會(huì)導(dǎo)致譯碼陣列復(fù)雜，器件工作速度降低，PROM的體積較大，成本也較高,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),PLA,PLA的與或陣列都是可以編程的。圖8.4.1所示的PLA實(shí)現(xiàn)了以下邏輯函數(shù)：,8.4.1 PLA和PAL,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),

21、PAL PAL的結(jié)構(gòu)如圖8.4.2，其與陣列是可編程的，而或陣列是固定的。 一次性溶絲編程結(jié)構(gòu),2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),I/O結(jié)構(gòu)，如圖8.4.3,PAL的常用的輸入、輸出結(jié)構(gòu),時(shí)序邏輯或寄存器輸出結(jié)構(gòu)，如圖8.4.4,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),8.4.2 GAL,GAL:低密度可編程器件的代表, 采用了能長(zhǎng)期保持?jǐn)?shù)據(jù)的CMOS E2PROM工藝，使GAL實(shí)現(xiàn)了電可擦除、可重編程等性能，大大增強(qiáng)了電路設(shè)計(jì)的靈活性。 GAL器件的陣列結(jié)構(gòu)與PAL一樣，是由一個(gè)可編程的“與”陣列驅(qū)動(dòng)一個(gè)固定的“或”陣列。但輸出部分的結(jié)構(gòu)不同，它的每一個(gè)輸出引腳上都集成

22、了一個(gè)輸出邏輯宏單元(Output Logic Macro-Cell，簡(jiǎn)稱OLMC)。 GAL16V8的結(jié)構(gòu)如圖8.4.6所示。,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),1,2,3,4,5,6,7,8,9,19,18,17,16,15,14,13,12,11,I/O,I/O,I/O,I/O,I/O,I/O,I/O,I/O,I,I/,可編程與陣列,輸出邏輯宏單元,緩存器,圖8.4.6 GAL16V8的邏輯圖,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),OLMC的結(jié)構(gòu)如圖8.4.7 各多路選擇器功能 OMUX 選擇輸出方式 FMUX 決定反饋方式 TSMUX 決定輸出三態(tài)門的工作方式

23、PTMUX 決定附加乘積項(xiàng)用,圖8.4.7 輸出邏輯宏單元,GAL22V10內(nèi)部結(jié)構(gòu)：,1、輸出邏輯宏單元（OLMC） 是GAL的典型特色結(jié)構(gòu)，可實(shí)現(xiàn)多邏輯組態(tài)，實(shí)現(xiàn)組合、時(shí)序電路的設(shè)計(jì)。 2、 與陣列是可編程核心部分。,加密單元 GAL器件具有加密單元。這一單元被編程后，就禁止對(duì)門陣列再編程和驗(yàn)證，此時(shí)讀出陣列的內(nèi)容將為全1。加密單元的設(shè)置有效地防止他人未經(jīng)允許的抄襲，保護(hù)了設(shè)計(jì)者的智慧，提高了整個(gè)系統(tǒng)的設(shè)計(jì)保密性。只有當(dāng)器件整體擦除此單元才隨之擦除。 常見(jiàn)的GAL器件 1、GAL16V8 最多16個(gè)數(shù)據(jù)輸入端、8個(gè)數(shù)據(jù)輸出端 2、GAL22V10,2020/6/26,西安交通大學(xué)電氣學(xué)院電

24、子學(xué),低密度可編程的編程總結(jié),2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),8.5 高密度可編程邏輯器件(HDPLD),高密度可編程邏輯器件近年來(lái)發(fā)展很快，目前已有集成度高達(dá)300萬(wàn)門以上、系統(tǒng)頻率為100MHz以上的HDPLD供用戶使用。高密度可編程邏輯器件的使用，使得現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)過(guò)程發(fā)生了很大的變化，現(xiàn)在一個(gè)數(shù)字系統(tǒng)已經(jīng)可以裝配在一塊HDPLD芯片上，即所謂的片上系統(tǒng)(System On Chip，簡(jiǎn)稱SOC)、這樣制成的設(shè)備體積小、重量輕、可靠性高、成本低，維修也更加方便。,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),HDPLD,FPGAField Programm

25、able Gate Array 現(xiàn)場(chǎng)可編程門陣列 CPLD Complex Programmable Logic Device 復(fù)雜可編程邏輯器件 實(shí)驗(yàn) :MAX7000S系列的 EPM7128SLC84-15,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),PLD器件的命名與選型,EPM7 128 S L C 8410 EPM7：產(chǎn)品系列為EPM7000系列 128：有128個(gè)邏輯宏單元 S：電壓為5V，AE為3.3V，B為2.5V L：封裝為PLCC，Q代表PQFP等 C：商業(yè)級(jí)（Commercial）070度， I：工業(yè)級(jí)（Industry），4085度 M：軍品級(jí)（Military），

26、55125度 84：管腳數(shù)目 10：速度級(jí)別ns,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),CPLD/FPGA的結(jié)構(gòu),乘積項(xiàng)原理 查找表原理 CPLD FPGA CPLD具有較強(qiáng)的硬件加密功能 F=(ABCD),2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),CPLD/FPGA概述,CPLD/FPGA廠商概述 ALTERA MAX系列，Classic FLEX系列,ACEX系列，APEX系列,Mercury Stratix,CYCLONE XILINX XC9500,CoolRunner,SPARTAN,Virtex Lattice ispLSI,ispMACH系列.OCRA系列 isp

27、PAC ispGDS,ispGDX Others ACTEL,Cypress,quicklogic,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),表1-1 EDA開(kāi)發(fā)軟件特性,集成的CPLD/FPGA開(kāi)發(fā)環(huán)境EDA軟件,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),大的PLD生產(chǎn)廠家, 最大的PLD供應(yīng)商之一 FPGA的發(fā)明者，最大的PLD供應(yīng)商之一 ISP技術(shù)的發(fā)明者 提供軍品及宇航級(jí)產(chǎn)品,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),8.7 可編程邏輯器件的應(yīng)用,自上而下的模塊化設(shè)計(jì)方法 可編程邏輯器件的設(shè)計(jì)流程 設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)輸入 設(shè)計(jì)處理 功能仿真 下載（編程）,設(shè)計(jì)準(zhǔn)備,設(shè)計(jì)輸

28、入 電路圖 HDL 波形圖,設(shè)計(jì)處理 編譯與優(yōu)化 連接于適配,宏元 件庫(kù),功能 仿真,下載（編程）,HDL： VHDL（IEEE） Verilog （IEEE） AHDL ABEL,對(duì)CPLD產(chǎn)生Pof文件 對(duì)FPGA產(chǎn)生Sof文件,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),HDL,HDL顧名思義，就是以文字的方式來(lái)描述硬件的設(shè)計(jì) 是一種可以可以經(jīng)由抽象的程序編寫(xiě)，完成所需要的硬件電路設(shè)計(jì)的工具語(yǔ)言。 目前，成為IEEE標(biāo)準(zhǔn)格式的HDL共有2種： VHDL Verilog HDL,VHDL 語(yǔ)言 VHDL(VHSIC Hardware Description Language)即VHSI

29、C硬件描述語(yǔ)言，其中的VHSIC(Very High Speed Integrated Circuit)即超高速集成電路。VHDL就是超高速集成電路硬件描述語(yǔ)言。VHDL的主要優(yōu)點(diǎn)是：是一種高層次的硬件描述語(yǔ)言，與器件的具體特性無(wú)關(guān)，可移植性好。,Verilog 語(yǔ)言 Verilog是正在流行的又一種用于數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語(yǔ)言。使用它，用戶可以靈活、簡(jiǎn)潔地進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，方便、快速地進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析和邏輯綜合。Verilog硬件描述語(yǔ)言的優(yōu)點(diǎn)是：書(shū)寫(xiě)簡(jiǎn)潔，結(jié)構(gòu)清晰，功能強(qiáng)大，容易掌握，便于自學(xué)。,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),VHDL比Ve

30、rilogHDL嚴(yán)謹(jǐn)適用于FPGA、CPLD VerilogHDL語(yǔ)法類似于C語(yǔ)言，可讀性強(qiáng)、容易掌握。從新一代的HDL語(yǔ)言是SystemC或SystemVerilog趨勢(shì)看，采用 VerilogHDL是比較好的入手選擇。VerilogHDL適用于ASIC,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),用可編程邏輯器件設(shè)計(jì)電子鐘,回顧用傳統(tǒng)方法如何實(shí)現(xiàn)？,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),用可編程邏輯器件設(shè)計(jì)電子鐘,要求：用1KHZ時(shí)鐘，可以顯示時(shí)、分、秒，并可以預(yù)置時(shí)間 設(shè)計(jì)步驟： 畫(huà)出系統(tǒng)方框圖8.7.2 設(shè)計(jì)描述和輸出 模擬和仿真 下載調(diào)試,PLD,2020/6/26,西

31、安交通大學(xué)電氣學(xué)院電子學(xué),2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),Display,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),傳統(tǒng)設(shè)計(jì)與現(xiàn)代數(shù)字電子系統(tǒng)設(shè)計(jì)的比較,傳統(tǒng)設(shè)計(jì)方法 用教材介紹的74系列等數(shù)字通用集成電路來(lái)實(shí)現(xiàn) 系統(tǒng)化分 子系統(tǒng)設(shè)計(jì) 原理圖 調(diào)試 焊接元器件 制版 PCB 在實(shí)際使用中還存在一定的局限性，這就是它只適用于電路，而不適用于系統(tǒng)。通常，一個(gè)數(shù)字系統(tǒng)有多個(gè)外部輸入和幾十個(gè)、幾百個(gè)甚至上干個(gè)記憶單元，再用真值表、狀態(tài)固、狀態(tài)表等工具來(lái)描述它、分析它、設(shè)計(jì)它，顯然是不適當(dāng)?shù)?，也是無(wú)能為力的。 現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法 采用可編程專用集成電路(如可編程邏輯器件PLD)來(lái)

32、實(shí)現(xiàn)。由于可編程邏輯器件具有用戶可編程的邏輯特性，用戶可以在現(xiàn)場(chǎng)更改其內(nèi)部功能，因此，自它出現(xiàn)以來(lái)，在數(shù)字系統(tǒng)中得到了越來(lái)越廣泛的應(yīng)用。,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),傳統(tǒng)的設(shè)計(jì)方法的缺陷,“硬碰硬”，且不適于大規(guī)模電路的設(shè)計(jì)（如果SSI和MSI設(shè)計(jì)一個(gè)計(jì)算機(jī)系統(tǒng)是無(wú)法想象的） 保密性差，容易被仿制 設(shè)計(jì)周期長(zhǎng)（MMT大） 設(shè)計(jì)難度大，不靈活。采用“搭積木式”的方法進(jìn)行設(shè)計(jì)。一旦設(shè)計(jì)好，功能無(wú)法改變。,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),EDA（ Electronic Design Automatic ）是現(xiàn)代電子系統(tǒng)設(shè)計(jì)的發(fā)展主流,技術(shù)特點(diǎn)： （1）用軟件方式設(shè)

33、計(jì)硬件，設(shè)計(jì)轉(zhuǎn)換過(guò)程由開(kāi)發(fā)系統(tǒng)自動(dòng)完成； “軟碰硬” “紙上談兵” “十拿九穩(wěn)” （2）系統(tǒng)可以現(xiàn)場(chǎng)編程，在線升級(jí)； （3）整個(gè)系統(tǒng)可以集成在一個(gè)芯片上(SOC)，體積小、功耗低、可靠性高。 （4）設(shè)計(jì) 調(diào)試于實(shí)驗(yàn)室進(jìn)行，縮短了設(shè)計(jì)周期，降低了成本，提高了可靠性。,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),本章小結(jié),半導(dǎo)體存儲(chǔ)器可分為RAM和ROM兩大類 RAM又分為SRAM和DRAM ROM可分為掩膜ROM、PROM、EPROM和E2PROM RAM和ROM的字?jǐn)U展和位擴(kuò)展 PLD是可以由編程來(lái)確定其邏輯功能器件的統(tǒng)稱 PAL和GAL則是典型的低密度可編程邏輯器件 CPLD 和FPGA

34、 屬于高密度可編程邏輯器件 利用計(jì)算機(jī)輔助設(shè)計(jì)，采用模塊化設(shè)計(jì)方法，基于高密度可編程邏輯器件的邏輯設(shè)計(jì)設(shè)計(jì)，可大大簡(jiǎn)化設(shè)計(jì)過(guò)程,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),作業(yè),P253 8.1 8.2 8.6 8.7 8.12,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),8.5 高密度可編程邏輯器HDPLD,指密度大于1000的PLD HDPLD的兩種編程方式 普通編輯方式 在系統(tǒng)可編程方式 ispLSI/Plsi2032組成： 通用邏輯塊GLB 集總布線區(qū)GRP 輸入輸出單元IOC 輸出布線區(qū)ORP 時(shí)鐘分配網(wǎng)絡(luò)CDN,8.5.1 ispLSI/Plsi 2032 8.5.2 EP

35、M7128S,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),ispLSI/Plsi2032組成： 通用邏輯塊GLB 集總布線區(qū)GRP 輸入輸出單元IOC 輸出布線區(qū)ORP 時(shí)鐘分配網(wǎng)絡(luò)CDN,8.5.1 ispLSI/pLSI 2032,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),圖8.5.1 2032功能塊結(jié)構(gòu)圖,輸出布線區(qū)ORP,輸入/輸出單元 IOC,集總布線區(qū) GRP,GLB,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),圖8.5.2 2032引腳圖,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),通用邏輯塊GLB,GLB是2032內(nèi)部基本邏輯單元，它的結(jié)構(gòu)框圖如圖8.5.3所

36、示，由與陣列、乘積項(xiàng)共享陣列和4輸出邏輯宏單元等組成。,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),圖8.5.4 2000系列 GLB結(jié)構(gòu)圖,從GRP來(lái)16，I/O來(lái)2,乘積項(xiàng) 共享陣列,時(shí)鐘 清零,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),輸入輸出單元IOC： 共32個(gè)，有輸入、輸出和雙向I/O三種組態(tài),2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),集總布線區(qū)GRP 位于芯片中央，區(qū)內(nèi)是可編程連線網(wǎng)絡(luò)。通過(guò)GRP可將片內(nèi)所有邏輯塊相互連接及IOC與GRP的連接。 輸出布線區(qū)ORP 是GLB和I/O之間的可編程互連陣列，其輸入是8個(gè)GLB的32個(gè)輸出端，輸出是芯片位于該側(cè)的16個(gè)I

37、OC。通過(guò)編程，可以將任一個(gè)GLB的輸出和4個(gè)I/O端分別連接。 時(shí)鐘分配網(wǎng)絡(luò)CDN 其輸入信號(hào)由三個(gè)專用輸入端Y0、Y1、Y2提供，輸出信號(hào)有5個(gè)，其中，CLK0、CLK1和CLK2提供給GLB，IOCLK0和IOCLK1提供給IOC。,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),8.5.2 EPM7128S,圖8.5.6是其PLCC封裝84腳的原理圖 圖8.5.7是EPS7128S器件結(jié)構(gòu)圖 其包括： 宏單元(Macro-cell) 擴(kuò)展乘積項(xiàng) 共享擴(kuò)展乘積項(xiàng) 并聯(lián)擴(kuò)展乘積項(xiàng) 可編程連線陣列PLA IOCB,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),圖8.5.6 EMP 7128

38、s引腳圖,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),宏單元,包括：與邏輯陣列、乘積項(xiàng)選擇矩陣、可編程觸發(fā)器三個(gè)功能塊，如圖8.5.8所示。,圖8.5.8 EMP 7128S宏單元結(jié)構(gòu)圖,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),圖8.5.10 EMP 7128S 并聯(lián)擴(kuò)展乘積項(xiàng),MAX7000結(jié)構(gòu)中提供了共享和并聯(lián)擴(kuò)展乘積項(xiàng)，它可作為附加的乘積項(xiàng)直接送到該LAB的每個(gè)宏單元中。,圖8.5.9 共享擴(kuò)展乘積項(xiàng),2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),可編程連線陣列PLA,EPM7128S的專用輸入、I/O引腳和宏單元輸出信號(hào)均可通過(guò)PLA送到各個(gè)LAB。圖8.5.11顯示出一個(gè)PLA可編程節(jié)點(diǎn)的結(jié)構(gòu)。編程單元控制2輸入與門的一個(gè)輸入端，以選擇驅(qū)動(dòng)LAB的PLA信號(hào)。,2020/6/26,西安交通大學(xué)電氣學(xué)院電子學(xué),圖8.5.12 EMP 7128S IOCB結(jié)構(gòu)圖,I/O引腳,三態(tài)驅(qū)動(dòng),擺率控制,從