1、精選文檔摘 要關鍵詞：mos管，觸發(fā)器，累加器，版圖，仿真，cadence，模塊化設計等。本次課程設計圍繞十二個必做課題和選作課題1、DESIGN FLIP-FLOP：2、DESIGN A CMOS 8-BIT ALU ：3、DESIGN A CMOS 8-BIT ACCUMULATOR：4、DESIGN A CMOS 8-BIT MULTIPLIER ：5、DESIGN A 8-BIT BIDIRECTIONAL SHIFT REGISTER ：6、DESIGN A SYNCHRONOUS 8-BIT UP AND DOWN COUNTER：7、A Pseudo-Random Code Ge

2、nerator ：8、8-bit binary divider：9、 CRC (cyclic redundancy checker ) ：10、7x4 Signed Parallel Division Circuit：11、Automobile Locking Control System：12、 Programmable counter ：選一個必做課題和一個選作課題，考慮到觸發(fā)器和累加器是眾多器件中比較簡單，基礎但是又應用廣泛的器件，所以選必做選課題為1.DESIGN FLIP-FLOP：觸發(fā)器的設計，選作課題為3. DESIGN A CMOS 8-BIT ACCUMULATOR：8位CM

3、OS累加器設計，查閱尋找相關資料，了解觸發(fā)器，累加器工作原理，按定制設計流程設計各自原理圖，確定參數(shù)，進行版圖的繪制，檢驗無誤，即可進行原理圖仿真，版圖仿真，邏輯驗證仿真，也可按ASIC設計流程設計它們。通過選題，熟悉對cadence工具的應用，設計過程中運用模塊化設計有助于整體的層次分明。因此在學習了模擬電子技術，數(shù)字電子技術，模擬CMOS集成電路設計，數(shù)字集成電路設計等的基礎上，由晶體管級別的電路連成更為復雜的電路，實現(xiàn)特定的功能。目錄索引第1部分 DESIGN FLIP-FLOP 1.1 觸發(fā)器介紹（包括工作原理，功能邏輯等）1.2 D觸發(fā)器原理圖繪制1.3 D觸發(fā)器原理圖仿真及分析1.

4、4 D觸發(fā)器邏輯功能驗證1.5 D觸發(fā)器版圖繪制及仿真分析1.6 小結第2部分 DESIGN A CMOS 8-BIT ACCUMULATOR2.1 累加器介紹2.2 8位累加器原理圖繪制2.3 8位累加器原理圖仿真及分析2.4 8位累加器版圖繪制及仿真分析2.5 8位累加器ASIC設計流程2.6 小結第3部分 本次課程設計收獲與心得第1部分 必做實驗：DESIGN FLIP-FLOP 1.1觸發(fā)器介紹主從JK觸發(fā)器是在CP脈沖高電平期間接收信號，如果在CP高電平期間輸入端出現(xiàn)干擾信號，那么就有可能使觸發(fā)器產(chǎn)生與邏輯功能表不符合的錯誤狀態(tài)。邊沿觸發(fā)器的電路結構可使觸發(fā)器在CP脈沖有效觸發(fā)沿到來

5、前一瞬間接收信號，在有效觸發(fā)沿到來后產(chǎn)生狀態(tài)轉換，這種電路結構的觸發(fā)器大大提高了抗干擾能力和電路工作的可靠性。下面以維持阻塞D觸發(fā)器為例介紹邊沿觸發(fā)器的工作原理。 維持阻塞式邊沿D觸發(fā)器的邏輯圖和邏輯符號如下圖所示。該觸發(fā)器由六個與非門組成，其中G1、G2構成基本RS觸發(fā)器，G3、G4組成時鐘控制電路，G5、G6組成數(shù)據(jù)輸入電路。和分別是直接置0和直接置1端，有效電平為低電平。分析工作原理時，設和均為高電平，不影響電路的工作。電路工作過程如下。 狀態(tài)轉移圖： 由上圖可知，維持阻塞D觸發(fā)器在CP脈沖的上升沿產(chǎn)生狀態(tài)變化，觸發(fā)器的次態(tài)取決于CP脈沖上升沿前D端的信號，而在上升沿后，輸入D端的信號變

6、化對觸發(fā)器的輸出狀態(tài)沒有影響。如在CP脈沖的上升沿到來前=0，則在CP脈沖的上升沿到來后，觸發(fā)器置0；如在CP脈沖的上升沿到來前=1，則在CP脈沖的上升沿到來后觸發(fā)器置1。1.2 D觸發(fā)器原理圖繪制 首先設計三輸入與非門的原理圖： 通過拷貝建立三輸入與非門symble，并用此symble建立D觸發(fā)器原理圖：1.3 D觸發(fā)器原理圖仿真及分析原理圖仿真驗證結果：延時分析：由圖上可知上升延時為2.484ns-1.515ns=0.969ns，下降延時為4.605ns-4.005ns=0.600ns，Q的上升時間為3.010ns-2.173ns=0.837ns，下降時間為5.256ns-4.456ns=

7、0.800ns。1.4 D觸發(fā)器邏輯功能驗證 NC驗證設置如下： 結果如下：1.5 D觸發(fā)器版圖繪制及仿真分析 根據(jù)原理圖畫出版圖：生成extracted：LVS驗證設置如下： 結果如下：由圖上可知匹配。 生成 analog-extracted：作出驗證原理圖：驗證結果如下： 版圖與原理圖仿真結果較為理想。1.6 小結 對邊沿D觸發(fā)器歸納為以下幾點： 1.邊沿D觸發(fā)器具有接收并記憶信號的功能，又稱為鎖存器；2.邊沿D觸發(fā)器屬于脈沖觸發(fā)方式； 3.邊沿D觸發(fā)器不存在約束條件和一次變化現(xiàn)象，抗干擾性能好，工作速度快第二部分 選做實驗：DESIGN

8、 A CMOS 8-BIT ACCUMULATOR2.1 累加器介紹 累加器就是把一列的數(shù)字加起來。一開始累加器設定為零，每個數(shù)字依序地被加到累加器中，當所有的數(shù)字都被加入后，得出結果 。實際應用中，1、在運算器中，累加器是專門存放算術或邏輯運算的一個操作數(shù)和運算結果的寄存器。能進行加、減、讀出、移位、循環(huán)移位和求補等操作。是運算器的主要部分。2、在中央處理器cpu中，累加器（accumulator）是一種暫存器，它用來儲存計算所產(chǎn)生的中間結果。如果沒有像累加器這樣的暫存器，那么在每次計算（加法，乘法，移位等等）后就必須要把結果寫回到內存，然后再讀回來。然而存取主內存的速度是比從數(shù)學邏輯單元（

9、ALU）到有直接路徑的累加器存取更慢。3、在匯編語言程序中，累加器AX是一個非常重要的寄存器，但在程序中用它來保存臨時數(shù)據(jù)時，最好將其轉存到其它寄存器或內存單元中，以防止在其它指令的執(zhí)行過程中使其中的數(shù)據(jù)被修改,從而得到不正確的結果，為程序的調試帶來不必要的麻煩。 2.2 8位累加器原理圖繪制 由于全加器與D觸發(fā)器先前已經(jīng)做過，可直接做成SYMBOL直接調用，原理圖如下：做成SYMBOL2.3 8位累加器原理圖仿真及分析仿真結果如下：計算延時：2.3 8位累加器版圖繪制及仿真分析（一）、版圖繪制生成extracted： 進行LVS驗證：由上圖可知匹配。（二）、版圖驗證及仿真：隨即選擇Q4觀察：

10、可知版圖與底層原理圖仿真結果較為理想。2.5 8位累加器ASIC設計流程（一）、設計VERILOG程序如下；module accumulator8(accout,cout,accin,cin,clk,clear);output7:0 accout;output cout;input7:0 accin;input cin,clk,clear;wire7:0 sum;add8 accadd8(sum,cout,accout,accin,cin);reg8 accreg8(accout,sum,clk,clear);endmodulemodule add8(sum,cout,b,a,cin);out

11、put7:0 sum;output cout;input7:0 a,b;input cin;assign cout,sum=a+b+cin;endmodulemodule reg8(qout,in,clk,clear);output7:0 qout;input7:0 in;input clk,clear;reg7:0 qout;always (posedge clk or posedge clear) beginif(clear) qout=0;else qout=in; endendmodule（二）、首先生成.v與.sdc文件：（三）、新建一個文件夾存放encounter文件：（四）、最后

12、做成：（五）、Timing Analysis（六）、Clock Tree Insertion及Routing（七）、Now we have timing closure, with no violating path left. （八）、Verification（十）、也可以檢測 connectivity of the design2.6 8位累加器小結累加器A（ACCUMULATOR）是一個最常用的具有特殊用途的二進制8位寄存器，又可記作ACC，專門用來存放操作數(shù)或運算結果。在CPU執(zhí)行某種運算前，大部分單操作數(shù)指令的操作數(shù)取自累加器；兩操作數(shù)指令中的其中一個操作數(shù)也通常放在累加器A中，運算完成后累加器A中便可得到運算結果。第3部分 本次課程設計收獲與心得 在這次持續(xù)10天的課程設計中