1、第三章 內(nèi)部存儲(chǔ)器,2020年8月2日星期日,2,目錄,3.1 存儲(chǔ)器概述（理解） 3.2 SRAM存儲(chǔ)器（理解） 3.3 DRAM存儲(chǔ)器（掌握） 3.4 只讀存儲(chǔ)器和閃速存儲(chǔ)器（理解） 3.5 并行存儲(chǔ)器（理解） 3.6 CACHE存儲(chǔ)器（掌握）,2020年8月2日星期日,3,學(xué)習(xí)要求,理解存儲(chǔ)系統(tǒng)的基本概念 熟悉主存的主要技術(shù)指標(biāo) 掌握主存儲(chǔ)器與CPU的連接方法 理解Cache的基本概念及工作原理 掌握Cache-主存地址映射方法,2020年8月2日星期日,4,3.1 存儲(chǔ)器概述,3.1.1 存儲(chǔ)器分類 3.1.2 存儲(chǔ)器的分級(jí)結(jié)構(gòu) 3.1.3 存儲(chǔ)器的技術(shù)指標(biāo),2020年8月2日星期日,

2、5,3.1.1 存儲(chǔ)器分類（1/3）,按存儲(chǔ)介質(zhì)分 半導(dǎo)體存儲(chǔ)器：用半導(dǎo)體器件(MOS管)組成的存儲(chǔ)器； 磁表面存儲(chǔ)器：用磁性材料(磁化作用)做成的存儲(chǔ)器； 光盤存儲(chǔ)器：用光介質(zhì)(光學(xué)性質(zhì))構(gòu)成的存儲(chǔ)器； 按存取方式分 隨機(jī)存儲(chǔ)器：存取時(shí)間和存儲(chǔ)單元的物理位置無關(guān)； 順序存儲(chǔ)器：存取時(shí)間和存儲(chǔ)單元的物理位置有關(guān)； 半順序存儲(chǔ)器：存取時(shí)間部分地依賴于存儲(chǔ)單元的物理位置；,系統(tǒng)主存、Cache,軟盤硬盤磁帶,光盤,半導(dǎo)體存儲(chǔ)器,磁帶,磁盤存儲(chǔ)器,2020年8月2日星期日,6,3.1.1 存儲(chǔ)器分類（2/3）,按存儲(chǔ)內(nèi)容可變性分 只讀存儲(chǔ)器(ROM) 只能讀出而不能寫入的半導(dǎo)體存儲(chǔ)器； 隨機(jī)讀寫存儲(chǔ)

3、器(RAM)： 既能讀出又能寫入的半導(dǎo)體存儲(chǔ)器； 按信息易失性分 易失性存儲(chǔ)器：斷電后信息即消失的存儲(chǔ)器； 非易失性存儲(chǔ)器：斷電后仍能保存信息的存儲(chǔ)器；,半導(dǎo)體存儲(chǔ)器,半導(dǎo)體存儲(chǔ)器,磁盤光盤,2020年8月2日星期日,7,3.1.1 存儲(chǔ)器分類（3/3）,按在計(jì)算機(jī)系統(tǒng)中的作用分 主存儲(chǔ)器 能夠被CPU直接訪問，速度較快，用于保存系統(tǒng)當(dāng)前運(yùn)行所需的所有程序和數(shù)據(jù)； 輔助存儲(chǔ)器 不能被CPU直接訪問，速度較慢，用于保存系統(tǒng)中的所有的程序和數(shù)據(jù)； 高速緩沖存儲(chǔ)器（Cache） 能夠被CPU直接訪問，速度快，用于保存系統(tǒng)當(dāng)前運(yùn)行中頻繁使用的程序和數(shù)據(jù)； 控制存儲(chǔ)器 CPU內(nèi)部的存儲(chǔ)單元。,半導(dǎo)體存儲(chǔ)

4、器,磁盤、光盤存儲(chǔ)器,半導(dǎo)體存儲(chǔ)器,半導(dǎo)體存儲(chǔ)器,2020年8月2日星期日,8,3.1.2 存儲(chǔ)器的分級(jí)結(jié)構(gòu),動(dòng)畫演示： 3-1.swf,2020年8月2日星期日,9,緩存主存層次,主存輔存層次,3.1.2 存儲(chǔ)器的分級(jí)結(jié)構(gòu)（1/2）,系統(tǒng)對(duì)存儲(chǔ)器的要求：大容量、高速度、低成本 三級(jí)存儲(chǔ)系統(tǒng)結(jié)構(gòu),1、加上cache的目的為提高速度,2、內(nèi)存包括cache和主存,1、降低了成本，擴(kuò)大了容量,2、虛存系統(tǒng)包括主存和輔存,在CPU看來，容量相當(dāng)于輔存容量，速度相當(dāng)于CACHE速度。,2020年8月2日星期日,10,3.1.2 存儲(chǔ)器的分級(jí)結(jié)構(gòu)（2/2）,存儲(chǔ)器分級(jí)結(jié)構(gòu)中應(yīng)解決的問題： 當(dāng)需從輔存中尋

5、找指定內(nèi)容調(diào)入主存時(shí)，如何準(zhǔn)確定位？ 依靠相應(yīng)的輔助軟硬件。 當(dāng)CPU訪問cache，而待訪問內(nèi)容不在cache中時(shí)，應(yīng)如何處理？ 從主存向cache中調(diào)入相應(yīng)內(nèi)容。 以上過程均由操作系統(tǒng)管理。,2020年8月2日星期日,11,3.1.3 主存儲(chǔ)器的技術(shù)指標(biāo)存儲(chǔ)容量,存儲(chǔ)容量：指存儲(chǔ)器能存放二進(jìn)制代碼的總數(shù)。 存儲(chǔ)容量=存儲(chǔ)單元個(gè)數(shù)存儲(chǔ)字長(zhǎng) 用ab表示 存儲(chǔ)容量=存儲(chǔ)單元個(gè)數(shù)存儲(chǔ)字長(zhǎng)/8 單位為B（字節(jié)） 要求：已知存儲(chǔ)容量，能計(jì)算出該存儲(chǔ)器的地址線和數(shù)據(jù)線的根數(shù)。 例如 某機(jī)存儲(chǔ)容量為 2K16，則該系統(tǒng)所需的地址線為 根，數(shù)據(jù)線位數(shù)為 根。,11,16,2020年8月2日星期日,12,3.

6、1.3 主存儲(chǔ)器的技術(shù)指標(biāo)存儲(chǔ)速度,存取時(shí)間(訪問時(shí)間) 從啟動(dòng)一次訪問操作到完成該操作為止所經(jīng)歷的時(shí)間； 以ns為單位，存取時(shí)間又分讀出時(shí)間、寫入時(shí)間兩種。 存取周期 存儲(chǔ)器連續(xù)啟動(dòng)兩次獨(dú)立的訪問操作所需的最小間隔時(shí)間。 以ns為單位，存取周期=存取時(shí)間+復(fù)原時(shí)間。 存儲(chǔ)器帶寬 每秒從存儲(chǔ)器進(jìn)出信息的最大數(shù)量； 單位為位/秒或者字節(jié)/秒。,2020年8月2日星期日,13,求存儲(chǔ)器帶寬的例子,設(shè)某存儲(chǔ)系統(tǒng)的存取周期為500ns，每個(gè)存取周期可訪問16位，則該存儲(chǔ)器的帶寬是多少？ 存儲(chǔ)帶寬= 每周期的信息量 / 周期時(shí)長(zhǎng) = 16位/(500 10-9)秒 = 3.2 107 位/秒 = 32

7、106 位/秒 = 32M位/秒,2020年8月2日星期日,14,3.2 SRAM存儲(chǔ)器,3.2.0 主存儲(chǔ)器的構(gòu)成 3.2.1 基本的靜態(tài)存儲(chǔ)元陣列 3.2.2 基本的SRAM邏輯結(jié)構(gòu) 3.2.3 讀/寫周期波形圖,2020年8月2日星期日,15,3.2.0 主存儲(chǔ)器的構(gòu)成,靜態(tài)RAM（SRAM） 由MOS電路構(gòu)成的雙穩(wěn)觸發(fā)器保存二進(jìn)制信息； 優(yōu)點(diǎn)：訪問速度快，只要不掉電可以永久保存信息； 缺點(diǎn)：集成度低，功耗大，價(jià)格高； 動(dòng)態(tài)RAM（DRAM） 由MOS電路中的柵極電容保存二進(jìn)制信息； 優(yōu)點(diǎn)：集成度高，功耗約為SRAM的1/6，價(jià)格低； 缺點(diǎn)：訪問速度慢，電容的放電作用會(huì)使信息丟失，要長(zhǎng)期

8、保存數(shù)據(jù)必須定期刷新存儲(chǔ)單元； 主要種類有：SDRAM、DDR SDRAM,主要用于構(gòu)成Cache,主要用于構(gòu)成系統(tǒng)主存,2020年8月2日星期日,16,主存和CPU的聯(lián)系,2020年8月2日星期日,17,基本存儲(chǔ)元 6個(gè)MOS管形成一位存儲(chǔ)元； 非易失性的存儲(chǔ)元 644位的SRAM結(jié)構(gòu)圖 存儲(chǔ)體排列成存儲(chǔ)元陣列，不一定以存儲(chǔ)單元形式組織； 芯片封裝后，3種外部信號(hào)線 地址線：2n個(gè)單元，對(duì)應(yīng)有n根地址線； 地址信號(hào)經(jīng)過譯碼電路，產(chǎn)生每個(gè)單元的字線選通信號(hào)； 數(shù)據(jù)線：每個(gè)單元m位，對(duì)應(yīng)有m根數(shù)據(jù)線； 控制線：讀寫控制信號(hào) =1，為讀操作； =0，為寫操作；,3.2.1 基本的靜態(tài)存儲(chǔ)元陣列,動(dòng)

9、畫演示： 3-2.swf,2020年8月2日星期日,18,六管SRAM存儲(chǔ)元電路,位線/D,位線D,2020年8月2日星期日,19,2020年8月2日星期日,20,譯碼驅(qū)動(dòng)方式 方法1：?jiǎn)巫g碼 被選單元由字線直接選定； 適用容量較小的存儲(chǔ)芯片。 方法2：雙譯碼 被選單元由X、Y兩個(gè)方向的地址決定。,3.2.2 基本SRAM存儲(chǔ)器邏輯結(jié)構(gòu),動(dòng)畫演示： 雙地址譯碼器.swf,2020年8月2日星期日,21,SRAM存儲(chǔ)器的組成（1/2）,存儲(chǔ)體 存儲(chǔ)單元的集合，按位將各存儲(chǔ)元組織成一個(gè)存儲(chǔ)矩陣； 大容量存儲(chǔ)器中，通常用雙譯碼方式來選擇存儲(chǔ)單元。 地址譯碼器 將CPU發(fā)出的地址信息轉(zhuǎn)換成存儲(chǔ)元選通信

10、號(hào)的電路。 譯碼驅(qū)動(dòng)器 X選擇線上用于增強(qiáng)驅(qū)動(dòng)能力的電路。 I/O電路 一般包括讀寫電路和放大電路。,2020年8月2日星期日,22,SRAM存儲(chǔ)器的組成（2/2）,片選 用于決定當(dāng)前芯片是否被CPU選中，進(jìn)行訪問。 讀/寫控制電路 決定對(duì)選中存儲(chǔ)單元所要進(jìn)行訪問的類型(讀/寫)。 輸出驅(qū)動(dòng)電路 增強(qiáng)數(shù)據(jù)總線的驅(qū)動(dòng)能力。,2020年8月2日星期日,23,SRAM存儲(chǔ)器的邏輯結(jié)構(gòu)簡(jiǎn)圖,2020年8月2日星期日,24,32K8位的SRAM邏輯結(jié)構(gòu)圖,動(dòng)畫演示： 3-3.swf,X方向： 8根地址線 輸出選中256行,Y方向： 7根地址線 輸出選中128列,讀寫、選通控制,三維存儲(chǔ)陣列結(jié)構(gòu),2020

11、年8月2日星期日,25,Intel 2114靜態(tài)RAM芯片是1K4的存儲(chǔ)器 外部結(jié)構(gòu) 地址總線10根（A0A9） 數(shù)據(jù)總線4根（D0D3） 片選信號(hào)/CS，寫允許信號(hào)/WE 0寫，1讀 內(nèi)部存儲(chǔ)矩陣結(jié)構(gòu) 6464方陣，共有4096個(gè)六管存儲(chǔ)元電路； 采用雙譯碼方式 A3A8（6根）用于行譯碼64行選擇線; A0A2,A9用于列譯碼16條列選擇線; 每條列選擇線同時(shí)接4個(gè)存儲(chǔ)元（共164=64列）,靜態(tài)RAM芯片舉例Intel 2114,2020年8月2日星期日,26,2114邏輯結(jié)構(gòu)圖,2020年8月2日星期日,27,3.2.3 讀、寫周期波形圖,存儲(chǔ)器讀/寫的原則 讀/寫信號(hào)要在地址和片選均

12、起作用，并經(jīng)過一段時(shí)間后有效； 讀寫信號(hào)有效期間不允許地址、數(shù)據(jù)發(fā)生變化； 地址、數(shù)據(jù)要維持整個(gè)周期內(nèi)有效； 讀周期時(shí)間（tRC）、寫周期時(shí)間（tWC） 存儲(chǔ)器進(jìn)行兩次連續(xù)的讀/寫操作所必須的間隔時(shí)間； 大于實(shí)際的讀出/寫入時(shí)間；,2020年8月2日星期日,28,SRAM存儲(chǔ)器的讀周期,讀周期操作過程 CPU發(fā)出有效的地址信號(hào) 譯碼電路延遲產(chǎn)生有效的片選信號(hào) 在讀信號(hào)控制下，從存儲(chǔ)單元中讀出數(shù)據(jù) 各控制信號(hào)撤銷（地址信號(hào)稍晚），數(shù)據(jù)維持一段時(shí)間 讀出時(shí)間（tAQ） 從地址有效到外部數(shù)據(jù)總線上的數(shù)據(jù)信息穩(wěn)定所經(jīng)歷的時(shí)間 片選有效時(shí)間（tEQ）、讀控制有效時(shí)間（tGQ） 片選信號(hào)、讀控制信號(hào)所需要

13、維持的最短時(shí)間，二者相等； 從地址譯碼后，到數(shù)據(jù)穩(wěn)定的時(shí)間間隔；,存儲(chǔ)器的讀周期時(shí)序,2020年8月2日星期日,29,2020年8月2日星期日,30,SRAM存儲(chǔ)器的寫周期,寫周期操作過程 CPU發(fā)出有效的地址信號(hào)，并提供所要寫入的數(shù)據(jù) 譯碼電路延遲產(chǎn)生有效的片選信號(hào) 在寫信號(hào)控制下，將數(shù)據(jù)寫入存儲(chǔ)單元中 各控制信號(hào)撤銷（地址信號(hào)稍晚），數(shù)據(jù)維持一段時(shí)間 寫入時(shí)間（tWD） 地址控制信號(hào)穩(wěn)定后，到數(shù)據(jù)寫入存儲(chǔ)器所經(jīng)歷的時(shí)間； 維持時(shí)間（thD） 讀控制信號(hào)失效后的數(shù)據(jù)維持時(shí)間；,存儲(chǔ)器的寫周期時(shí)序,2020年8月2日星期日,31,2020年8月2日星期日,32,課本P70【例1】下圖是SRAM

14、的寫入時(shí)序圖。R/W是讀/寫命令控制線，當(dāng)R/W線為低電平時(shí)，存儲(chǔ)器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲(chǔ)器。請(qǐng)指出下圖寫入時(shí)序中的錯(cuò)誤，并畫出正確的寫入時(shí)序圖。,R/W#信號(hào)必須在地址和數(shù)據(jù)穩(wěn)定時(shí)有效,一個(gè)寫周期中地址不允許改變,一個(gè)寫操作中數(shù)據(jù)不允許改變,2020年8月2日星期日,33,正確的SRAM的寫入時(shí)序圖,2020年8月2日星期日,34,3.3 DRAM存儲(chǔ)器,動(dòng)態(tài)RAM（DRAM） 因?yàn)樵摯鎯?chǔ)器必須定時(shí)刷新，才能維持其中的信息不變； DRAM的存儲(chǔ)元 由MOS晶體管和電容組成的記憶電路； 電容上的電量來表現(xiàn)存儲(chǔ)的信息； 充電1，放電0。 結(jié)構(gòu)形式 四管存儲(chǔ)元 單管存儲(chǔ)元,2020年8

15、月2日星期日,35,四管存儲(chǔ)元,單管存儲(chǔ)元,2020年8月2日星期日,36,3.3.1 DRAM存儲(chǔ)元的記憶原理,1. 讀出時(shí)位線有電流 為 “1”,2. 寫入時(shí)CS 充電為 “1” 放電 為 “0”,T,無電流,有電流,動(dòng)畫演示： 3-6.swf,2020年8月2日星期日,37,3.3.2 DRAM芯片的邏輯結(jié)構(gòu),外部地址引腳比SRAM減少一半; 送地址信息時(shí)，分行地址和列地址分別傳送； 內(nèi)部結(jié)構(gòu)：比SRAM復(fù)雜 刷新電路：用于存儲(chǔ)元的信息刷新； 行、列地址鎖存器：用于保存完整的地址信息； 行選通信號(hào) （Row Address Strobe） 列選通信號(hào) （Columns Address S

16、trobe） DRAM的讀寫周期 與SRAM的讀寫周期相似，只是地址總線上的信號(hào)有所不同； 在同一個(gè)讀寫周期內(nèi)發(fā)生變化，分別為行地址、列地址；,存儲(chǔ)芯片集成度高，體積小,2020年8月2日星期日,38,DRAM控制電路的構(gòu)成,地址多路開關(guān) 刷新時(shí)需要提供刷新地址，非刷新時(shí)需提供讀寫地址； 刷新定時(shí)器 間隔固定的時(shí)間提供一次刷新請(qǐng)求； 刷新地址計(jì)數(shù)器 刷新按行進(jìn)行，用于提供對(duì)所要刷新的行進(jìn)行計(jì)數(shù)； 仲裁電路 對(duì)同時(shí)產(chǎn)生的來自CPU的訪問存儲(chǔ)器的請(qǐng)求和來自刷新定時(shí)器的刷新請(qǐng)求的優(yōu)先權(quán)進(jìn)行裁定； 定時(shí)發(fā)生器 提供行地址選通/RAS、列地址選通/CAS和寫信號(hào)/WE。,動(dòng)畫演示：3-7.swf,202

17、0年8月2日星期日,39,寫時(shí)序,數(shù)據(jù) DOUT 有效,數(shù)據(jù) DIN 有效,讀時(shí)序,行、列地址分開傳送,1） /CAS滯后于/RAS的時(shí)間必須要超過規(guī)定值； 2）/RAS和/CAS的正負(fù)電平的寬度應(yīng)大于規(guī)定值；,動(dòng)畫演示： 3-8.swf,3.3.3 讀/寫周期,2020年8月2日星期日,40,4116 (16K 1位) 芯片 讀 過程,63,0,2020年8月2日星期日,41,4116 (16K 1位) 芯片 寫 過程,63,0,2020年8月2日星期日,42,3.3.3 刷新周期,刷新的原因 DRAM的基本存儲(chǔ)元電容，會(huì)隨著時(shí)間和溫度而減少； 必須定期地對(duì)所有存儲(chǔ)元刷新，以保持原來的信息。

18、 刷新（再生） 在固定時(shí)間內(nèi)對(duì)所有存儲(chǔ)單元，通過“讀出(不輸出)寫入”的方式恢復(fù)信息的操作過程； 刷新方式 以存儲(chǔ)矩陣的行為單位刷新； 故刷新計(jì)數(shù)器的長(zhǎng)度與DRAM的行數(shù)相同； 刷新周期 從上一次對(duì)整個(gè)M刷新結(jié)束到下一次對(duì)整個(gè)M全部刷新一遍為止的時(shí)間。,刷新過程中存儲(chǔ)器不能進(jìn)行正常的讀寫訪問,2020年8月2日星期日,43,DRAM的刷新方式,集中式刷新 在一個(gè)刷新周期內(nèi)，利用一段固定時(shí)間，依次對(duì)存儲(chǔ)矩陣的所有行逐一刷新，在此期間停止對(duì)存儲(chǔ)器的讀/寫操作； 存在死區(qū)時(shí)間，會(huì)影響CPU的訪存操作； 分散式刷新 將每個(gè)系統(tǒng)工作周期分為兩部分，前半部分用于DRAM讀/寫/保持，后半部分用于刷新存儲(chǔ)器

19、的一行； 系統(tǒng)存取時(shí)間延長(zhǎng)一倍，導(dǎo)致系統(tǒng)變慢； 異步式刷新 在一個(gè)刷新周期內(nèi)，分散地刷新存儲(chǔ)器的所有行； 既不會(huì)產(chǎn)生明顯的讀寫停頓，也不會(huì)延長(zhǎng)系統(tǒng)的存取周期；,2020年8月2日星期日,44,【例】設(shè)某存儲(chǔ)器的存儲(chǔ)矩陣為128128，存取周期為0.5s，RAM刷新周期為2ms，若采用集中式刷新方式，試分析其刷新過程。,“死時(shí)間率” 為 128/4000 100% = 3.2%,“死區(qū)” 時(shí)間為 0.5 s 128 =64 s,2020年8月2日星期日,45,【例】設(shè)某存儲(chǔ)器的存儲(chǔ)矩陣為128128，存取周期為0.5s，RAM刷新周期為2ms，若采用分散式刷新方式，試分析其刷新過程。,存取周期延

20、長(zhǎng)一倍，為1s； 前0.5s用于讀寫，后0.5s用于刷新一行,存取周期tC = tM + tR,無 “死區(qū)”時(shí)間,刷新周期為1s128行128s,1行的刷新時(shí)間,存儲(chǔ)體的行數(shù),遠(yuǎn)小于2ms，沒有必要,2020年8月2日星期日,46,【例】設(shè)某存儲(chǔ)器的存儲(chǔ)矩陣為128128，存取周期為0.5s，RAM刷新周期為2ms，若采用異步式刷新方式，試分析其刷新過程。,若每隔 2ms/128=15.6 s 刷新一行 每隔15.6s產(chǎn)生一個(gè)刷新請(qǐng)求信號(hào)； 每31.2（31）個(gè)工作周期中做刷新一行存儲(chǔ)器的操作。,2020年8月2日星期日,47,存儲(chǔ)原理,集成度,芯片引腳,功耗,價(jià)格,速度,刷新,動(dòng)態(tài) RAM

21、和靜態(tài) RAM 的比較,2020年8月2日星期日,48,3.3.4 存儲(chǔ)器容量的擴(kuò)充,單個(gè)存儲(chǔ)芯片的容量有限，實(shí)際存儲(chǔ)器由多個(gè)芯片擴(kuò)展而成； 存儲(chǔ)器（存儲(chǔ)芯片）與CPU的連接 數(shù)據(jù)、地址、控制三總線連接； 多個(gè)存儲(chǔ)芯片 CPU 不是一一對(duì)應(yīng)連接 關(guān)注存儲(chǔ)芯片與CPU的外部引腳 存儲(chǔ)器容量擴(kuò)充方式 位擴(kuò)展、字?jǐn)U展、字位擴(kuò)展,SRAM、DRAM、ROM 均可進(jìn)行容量擴(kuò)展,2020年8月2日星期日,49,存儲(chǔ)芯片與CPU的引腳,存儲(chǔ)芯片的外部引腳 數(shù)據(jù)總線：位數(shù)與存儲(chǔ)單元字長(zhǎng)相同，用于傳送數(shù)據(jù)信息； 地址總線：位數(shù)與存儲(chǔ)單元個(gè)數(shù)為2n關(guān)系，用于選擇存儲(chǔ)單元； 讀寫信號(hào)/WE：決定當(dāng)前對(duì)芯片的訪問類型

22、； 片選信號(hào)/CS：決定當(dāng)前芯片是否正在被訪問； CPU與存儲(chǔ)器連接的外部引腳 數(shù)據(jù)總線：位數(shù)與機(jī)器字長(zhǎng)相同，用于傳送數(shù)據(jù)信息； 地址總線：位數(shù)與系統(tǒng)中可訪問單元個(gè)數(shù)為2n的關(guān)系，用于選擇訪問單元； 讀寫信號(hào)/WE：決定當(dāng)前CPU的訪問類型； 訪存允許信號(hào)/MREQ：決定是否允許CPU訪問存儲(chǔ)器；,2020年8月2日星期日,50,存儲(chǔ)器容量的位擴(kuò)展,存儲(chǔ)單元數(shù)不變，每個(gè)單元的位數(shù)（字長(zhǎng)）增加； 例如：由1K4的存儲(chǔ)芯片構(gòu)成1K8的存儲(chǔ)器 存儲(chǔ)芯片與CPU的引腳連接方法： 地址線：各芯片的地址線直接與CPU地址線連接； 數(shù)據(jù)線：各芯片的數(shù)據(jù)線分別與CPU數(shù)據(jù)線的不同位連接； 片選及讀寫線：各芯片

23、的片選及讀寫信號(hào)直接與CPU的訪存及讀寫信號(hào)連接； 注意：CPU對(duì)該存儲(chǔ)器的訪問是對(duì)各位擴(kuò)展芯片的同一單元的同時(shí)訪問。,2020年8月2日星期日,51,D7,D0,A9A0,1K4,1K4,10,由1K4的存儲(chǔ)芯片構(gòu)成1K8的存儲(chǔ)器,2020年8月2日星期日,52,由8K1位的芯片構(gòu)成8K8位的存儲(chǔ)器,2020年8月2日星期日,53,存儲(chǔ)器容量的字?jǐn)U展,字?jǐn)U展：每個(gè)單元位數(shù)不變，總的單元個(gè)數(shù)增加。 例如：用1K8的存儲(chǔ)芯片構(gòu)成2K8的存儲(chǔ)器 存儲(chǔ)芯片與CPU的引腳連接方法： 地址線：各芯片的地址線與CPU的低位地址線直接連接； 數(shù)據(jù)線：各芯片的數(shù)據(jù)線直接與CPU數(shù)據(jù)線連接； 讀寫線：各芯片的讀

24、寫信號(hào)直接與CPU的讀寫信號(hào)連接； 片選信號(hào)：各芯片的片選信號(hào)由CPU的高位地址和訪存信號(hào)產(chǎn)生； 注意： CPU對(duì)該存儲(chǔ)器的訪問是對(duì)某一字?jǐn)U展芯片的一個(gè)單元的訪問。,2020年8月2日星期日,54,1K8,1K8,1,D7D0,A0A9,10,8,A10,低位的地址線與各芯片的地址線并聯(lián)； 多余的高位地址線用來產(chǎn)生相應(yīng)的片選信號(hào)。,由1K8的存儲(chǔ)芯片構(gòu)成2K8的存儲(chǔ)器,2020年8月2日星期日,55,16K8的存儲(chǔ)芯片：地址線14根，數(shù)據(jù)線8根，/CS，/WE CPU的引腳：地址線16根，數(shù)據(jù)線8根，/MERQ，/WE CPU的最高2位地址和/MREQ信號(hào)產(chǎn)生4個(gè)芯片的片選信號(hào)； 4個(gè)存儲(chǔ)芯片

25、構(gòu)成存儲(chǔ)器的地址分配： 第1片 00 00 0000 0000 0000 00 11 1111 1111 1111 即 0000H3FFFH 第2片 01 00 0000 0000 0000 01 11 1111 1111 1111 即 4000H7FFFH 第3片 10 00 0000 0000 0000 10 11 1111 1111 1111 即 8000HBFFFH 第4片 11 00 0000 0000 0000 11 11 1111 1111 1111 即 C000HFFFFH,用16K8的芯片構(gòu)成64K8的存儲(chǔ)器,0000H,3FFFH,4000H,7FFFH,8000H,0BF

26、FFH,0FFFFH,0C000H,2020年8月2日星期日,56,譯 碼 器,/MREQ A14 A15,存儲(chǔ)芯片的字?jǐn)U展連接圖,作為譯碼器的使能信號(hào),作為譯碼器的地址輸入信號(hào),2020年8月2日星期日,57,字位擴(kuò)展：每個(gè)單元位數(shù)和總的單元個(gè)數(shù)都增加。 例如：用1K4的存儲(chǔ)芯片構(gòu)成2K8的存儲(chǔ)器 擴(kuò)展方法 先進(jìn)行位擴(kuò)展，形成滿足位要求的存儲(chǔ)芯片組； 再使用存儲(chǔ)芯片組進(jìn)行字?jǐn)U展。 要求：能夠計(jì)算出字位擴(kuò)展所需的存儲(chǔ)芯片的數(shù)目。 例如：用LK的芯片構(gòu)成MN的存儲(chǔ)系統(tǒng)； 所需芯片總數(shù)為M/LN/K 片。,存儲(chǔ)芯片的字位擴(kuò)展,2020年8月2日星期日,58,共需要幾塊芯片，進(jìn)行如何擴(kuò)展？ 8片2M

27、8的SRAM芯片進(jìn)行字?jǐn)U展； 數(shù)據(jù)線怎么連？ 各芯片的數(shù)據(jù)線均直接與CPU的8位數(shù)據(jù)總線連接； 地址線怎么連？ 各芯片的地址線均直接與CPU的最低21位地址線連接； 控制線怎么連？ 讀寫信號(hào)直接連接； 剩余的高3位地址線和/MREQ和譯碼產(chǎn)生各芯片的片選信號(hào)/CS；,【練習(xí)】 用2M8的SRAM芯片構(gòu)成一個(gè)16M8的存儲(chǔ)器，請(qǐng)回答以下問題：,2020年8月2日星期日,59,存儲(chǔ)器與CPU的連接補(bǔ)充例子,做題思路： 審題確定所需擴(kuò)展的類型，選擇合適的存儲(chǔ)芯片； 原則：盡量作簡(jiǎn)單的擴(kuò)展（位擴(kuò)展字?jǐn)U展字位擴(kuò)展） 分析存儲(chǔ)芯片和CPU的引腳特性（地址范圍、地址線數(shù)目、容量要求等），確定引腳的連接； 尤

28、其是在進(jìn)行字?jǐn)U展時(shí)，特別注意片選信號(hào)的產(chǎn)生。 3-8譯碼器74LS138、雙2-4譯碼器74LS139 畫出邏輯連接圖，作必要的分析說明。,2020年8月2日星期日,60,74LS138譯碼器,用于地址譯碼的3-8譯碼器； 輸入3位地址信號(hào)，譯碼產(chǎn)生8個(gè)不同的選通輸出； 外部的結(jié)構(gòu)圖 引腳作用： 輸入信號(hào)A、B、C引入所要譯碼的三位地址信號(hào) 輸出信號(hào)/Y0 /Y7 對(duì)應(yīng)每一個(gè)存儲(chǔ)單元，低電平有效 使能信號(hào)G1、/G2A、/G2B ：當(dāng)且僅當(dāng)G11、/G2A 0 、/G2B 0時(shí)，譯碼器正常工作,使能 控制端,地址 輸入端,選通輸出端,2020年8月2日星期日,61,74LS138譯碼器邏輯功能

29、表,2020年8月2日星期日,62,74LS138譯碼器內(nèi)部結(jié)構(gòu)圖,2020年8月2日星期日,63,74LS139譯碼器,用于地址譯碼的2-4譯碼器； 輸入2位地址信號(hào)，譯碼產(chǎn)生4個(gè)不同的選通輸出； 外部的結(jié)構(gòu)圖 引腳作用： 輸入信號(hào)A、B引入所要譯碼的兩位地址信號(hào)； 輸出信號(hào)/Y0 /Y3 對(duì)應(yīng)每一個(gè)存儲(chǔ)單元，低電平有效； 使能信號(hào)/G ：當(dāng)且僅當(dāng)/G0時(shí)，譯碼器正常工作；,使能 控制端,地址 輸入端,選通輸出端,2020年8月2日星期日,64,74LS139譯碼器的邏輯功能表,2020年8月2日星期日,65,存儲(chǔ)器地址段分析： A15 A11 A10 A9 A0 0110 0 0 0 0

30、0000 0000 0110 0 1 1 1 1111 1111 0110 1 0 0 0 0000 0000 0110 1 0 1 1 1111 1111 存儲(chǔ)芯片選擇 系統(tǒng)程序區(qū)：1片2K8ROM 用戶程序區(qū)：2片1K4RAM，做位擴(kuò)展,例1.設(shè)CPU有16根地址線，8根數(shù)據(jù)線，并用/MREQ作訪存控制信號(hào)現(xiàn)有下列芯片：1K4RAM；4K8RAM；8K8RAM；2K8ROM；4K8ROM；8K8ROM及74LS138等電路要求：構(gòu)成地址為600067FFH的系統(tǒng)程序區(qū)、地址為68006BFFH的用戶程序區(qū)，選擇芯片并畫出邏輯連接圖。,系統(tǒng)程序區(qū) 2K8位,用戶程序區(qū) 1K8位,再做字?jǐn)U展,

31、6000H,67FFH,6800H,6BFFH,2020年8月2日星期日,66,芯片及引腳分析,2K8ROM 地址線：A0A10 數(shù)據(jù)線：D0D7 控制線：/CS 1K4RAM 地址線：A0A9 數(shù)據(jù)線：D0D3 控制線：/CS、/WE CPU 地址線：A0A15 數(shù)據(jù)線：D0D7 控制線：/WE、/MREQ,A15A11 0110 0,A15A10 0110 10,A15A12 0110,應(yīng)使用A15A11作為地址譯碼信號(hào)，產(chǎn)生各存儲(chǔ)芯片的/CS,2020年8月2日星期日,67,邏輯連接圖,1,0,0,1,0,0110 0,0,0,0110 1,2020年8月2日星期日,68,1,2020年

32、8月2日星期日,69,譯碼設(shè)計(jì)方案2, 每訪問一次， 被訪行的計(jì)數(shù)器增1; 當(dāng)需要替換時(shí)，將計(jì)數(shù)值最小的行換出，同時(shí)將這些行的計(jì)數(shù)器都清零。 特點(diǎn) 這種算法將計(jì)數(shù)周期限定在對(duì)這些特定行兩次替換之間的間隔時(shí)間內(nèi)，不能嚴(yán)格反映近期訪問情況。,2020年8月2日星期日,139,3.6.3 Cache的替換策略近期最少使用(LRU)算法,替換原則 將近期內(nèi)長(zhǎng)久未被訪問過的行替換出去。 使用方法 每行也設(shè)置一個(gè)計(jì)數(shù)器; 每訪問一次，被訪行的計(jì)數(shù)器清零，其它各行計(jì)數(shù)值1； 當(dāng)需要替換時(shí)，將計(jì)數(shù)值最大的行換出。 特點(diǎn) 這種算法保護(hù)了剛拷貝到cache中的新數(shù)據(jù)行，使Cache的使用率較高。,2020年8月2

33、日星期日,140,3.6.3 Cache的替換策略隨機(jī)替換算法,替換原則 從特定的行位置中隨機(jī)地選取一行換出。 特點(diǎn) 在硬件上容易實(shí)現(xiàn)，且速度也比前兩種策略快。但降低了命中率和cache工作效率。,2020年8月2日星期日,141,3.6.4 cache的寫策略寫回式,寫入策略 只修改cache的內(nèi)容，而不立即寫入主存； 只有當(dāng)此行被換出時(shí)才寫回主存。 優(yōu)點(diǎn) 減少了訪問主存的次數(shù) 確定 存在Cache與主存不一致性的隱患。 實(shí)現(xiàn)該方法時(shí)，cache行必須配置一個(gè)修改位，以反映此行是否被CPU修改過。,2020年8月2日星期日,142,3.6.4 cache的寫策略全寫式,這種策略又稱寫透式 寫

34、入策略 cache與主存同時(shí)發(fā)生寫修改，因而較好地維護(hù)了cache與主存的內(nèi)容的一致性。 cache中每行無需設(shè)置一個(gè)修改位以及相應(yīng)的判斷邏輯。 缺點(diǎn)是降低了cache的功效。,2020年8月2日星期日,143,3.6.4 cache的寫策略寫一次法,寫入策略 基于寫回法，并結(jié)合全寫法的寫策略; 寫命中與寫未命中的處理方法與寫回法基本相同，只是第一次寫命中時(shí)要同時(shí)寫入主存。 第一次寫命中時(shí)，啟動(dòng)一個(gè)主存的寫周期，其目的是使其它Cache可以及時(shí)更新或廢止該塊內(nèi)容，這便于維護(hù)系統(tǒng)全部cache的一致性。,2020年8月2日星期日,144,本章綜合舉例,CPU訪問存儲(chǔ)器的時(shí)間是由存儲(chǔ)器的容量決定的，存儲(chǔ)容