1、數(shù)字系統(tǒng)設(shè)計(jì)方法,參考文獻(xiàn) 王金明，楊吉斌編著，數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL，電子工業(yè)出版社，2002,2020/9/5,清華大學(xué)電子工程系羅嶸制作,2,內(nèi)容,引言 設(shè)計(jì)方法 EDA技術(shù) IP與SOC 實(shí)現(xiàn)方式 設(shè)計(jì)方式,2020/9/5,清華大學(xué)電子工程系羅嶸制作,3,引言,數(shù)字系統(tǒng)的優(yōu)點(diǎn) 數(shù)字系統(tǒng)的應(yīng)用 數(shù)字系統(tǒng)的發(fā)展,2020/9/5,清華大學(xué)電子工程系羅嶸制作,4,優(yōu)點(diǎn),Digital systems are generally easier to design Information storage is easy Accuracy and precision are eas

2、ier to maintain throughout the system Operation can be programmed Digital circuits are less affected by noise More digital circuitry can be fabricated on IC chips,2020/9/5,清華大學(xué)電子工程系羅嶸制作,5,優(yōu)點(diǎn),易于設(shè)計(jì) 易于存儲(chǔ) 精確度高 可編程 工作穩(wěn)定度高，抗干擾能力強(qiáng) 便于大規(guī)模集成，芯片面積小,2020/9/5,清華大學(xué)電子工程系羅嶸制作,6,引言,數(shù)字系統(tǒng)的優(yōu)點(diǎn) 數(shù)字系統(tǒng)的應(yīng)用 數(shù)字系統(tǒng)的發(fā)展,2020/9/5,清

3、華大學(xué)電子工程系羅嶸制作,7,應(yīng)用,對(duì)信息進(jìn)行處理、傳輸 計(jì)算機(jī) 家用電器 便攜式設(shè)備 醫(yī)療設(shè)備 軍用設(shè)備,2020/9/5,清華大學(xué)電子工程系羅嶸制作,8,引言,數(shù)字系統(tǒng)的優(yōu)點(diǎn) 數(shù)字系統(tǒng)的應(yīng)用 數(shù)字系統(tǒng)的發(fā)展,2020/9/5,清華大學(xué)電子工程系羅嶸制作,9,發(fā)展,器件和集成技術(shù)的發(fā)展 器件發(fā)展 摩爾定律 IC芯片 IC發(fā)展藍(lán)圖 代表性IC芯片,2020/9/5,清華大學(xué)電子工程系羅嶸制作,10,摩爾定律,Moores Law The observation made in 1965 by Gordon Moore, co-founder of Intel, that the number

4、of transistors per square inch on integrated circuits had doubled every year since the integrated circuit was invented. Moore predicted that this trend would continue for the foreseeable future. In subsequent years, the pace slowed down a bit, but data density has doubled approximately every 18 mont

5、hs, and this is the current definition of Moores Law, which Moore himself has blessed. Most experts, including Moore himself, expect Moores Law to hold for at least another two decades. 大約每18個(gè)月，芯片的集成度提高1倍，而功耗下降1半,2020/9/5,清華大學(xué)電子工程系羅嶸制作,11,集成電路發(fā)展預(yù)測(cè)(ITRS2001),International Technology Roadmap for Semic

6、onductors,2020/9/5,清華大學(xué)電子工程系羅嶸制作,12,IC發(fā)展的特點(diǎn),集成度越來(lái)越高，功能越來(lái)越多，芯片設(shè)計(jì)越來(lái)越復(fù)雜； 特征尺寸不斷減小，集成電路中的互連線密度不斷提高，線寬和間距越來(lái)越小，互連線逐漸成為決定芯片性能的主要因素； 工作頻率不斷提高，這使得集成電路的信號(hào)延時(shí)敏感度提高； 電源電壓被不斷降低，雖然低電壓能夠有效降低芯片的功耗，但是同時(shí)也降低了集成電路的噪聲容限；,2020/9/5,清華大學(xué)電子工程系羅嶸制作,13,代表性芯片,微處理器Microprocessor 可編程邏輯器件PLD 數(shù)字信號(hào)處理器Digital Signal Processor 存儲(chǔ)芯片RAM

7、/ROM 光電集成芯片Optical Electronic IC,2020/9/5,清華大學(xué)電子工程系羅嶸制作,14,內(nèi)容,引言 設(shè)計(jì)方法 EDA技術(shù) IP與SOC 實(shí)現(xiàn)方式 設(shè)計(jì)方式,2020/9/5,清華大學(xué)電子工程系羅嶸制作,15,設(shè)計(jì)方法,半導(dǎo)體技術(shù)和計(jì)算機(jī)技術(shù) PLD器件和EDA技術(shù) 兩種系統(tǒng)方法 Top-down Bottom-up 兩種芯片版圖方法 正向 逆向,2020/9/5,清華大學(xué)電子工程系羅嶸制作,16,自上而下,自頂向下 設(shè)計(jì)方式 設(shè)計(jì)流程 設(shè)計(jì)驗(yàn)證修改設(shè)計(jì)再驗(yàn)證 優(yōu)缺點(diǎn) 完全實(shí)現(xiàn)設(shè)計(jì)要求 需要反復(fù)多次設(shè)計(jì)流程 速度、功耗、價(jià)格和可靠性都較為合理 占據(jù)系統(tǒng)設(shè)計(jì)的主流地位

8、,2020/9/5,清華大學(xué)電子工程系羅嶸制作,17,自上而下設(shè)計(jì)方式,系統(tǒng)級(jí)設(shè)計(jì),功能級(jí)描述,功能仿真,門級(jí)描述,時(shí)序仿真,功能模塊的劃分與定義,功能描述轉(zhuǎn)換成門級(jí)描述,檢查時(shí)序是否正確（延時(shí)）,2020/9/5,清華大學(xué)電子工程系羅嶸制作,18,自下而上,傳統(tǒng)的積木式設(shè)計(jì) 在自下而上的設(shè)計(jì)中有時(shí)要用到自下而上的方法 缺點(diǎn)：對(duì)整個(gè)系統(tǒng)缺乏規(guī)劃,2020/9/5,清華大學(xué)電子工程系羅嶸制作,19,自下而上設(shè)計(jì)方式,建立基本單元庫(kù),構(gòu)成功能塊,仿真,設(shè)計(jì)成系統(tǒng),仿真,2020/9/5,清華大學(xué)電子工程系羅嶸制作,20,正向設(shè)計(jì),自上而下 設(shè)計(jì)流程,系統(tǒng)描述,功能設(shè)計(jì),邏輯設(shè)計(jì),電路設(shè)計(jì),版圖設(shè)計(jì)

9、,芯片制造,封裝測(cè)試,芯片規(guī)劃：功能，性能，功耗，成本，尺寸，工藝,行為特性：時(shí)序圖，狀態(tài)機(jī)和模塊連接圖,邏輯結(jié)構(gòu)：綜合和優(yōu)化設(shè)計(jì)結(jié)果,晶體管級(jí)：元件的電性能,物理設(shè)計(jì)：幾何表示,流片：工藝線上加工已驗(yàn)證的版圖設(shè)計(jì)結(jié)果,測(cè)試是否符合設(shè)計(jì)規(guī)劃,2020/9/5,清華大學(xué)電子工程系羅嶸制作,21,逆向設(shè)計(jì),輔助的設(shè)計(jì)方法 設(shè)計(jì)流程,已有芯片,功能圖,邏輯圖,正向設(shè)計(jì),原理圖,芯片版圖,實(shí)現(xiàn)/改進(jìn)芯片,2020/9/5,清華大學(xué)電子工程系羅嶸制作,22,內(nèi)容,引言 設(shè)計(jì)方法 EDA技術(shù) IP與SOC 實(shí)現(xiàn)方式 設(shè)計(jì)方式,2020/9/5,清華大學(xué)電子工程系羅嶸制作,23,EDA技術(shù)的功能,計(jì)算機(jī)技術(shù)

10、、微電子技術(shù)和數(shù)學(xué) 系統(tǒng)級(jí)、邏輯級(jí)和物理級(jí) 范圍 低頻高頻；線性非線性； 模擬數(shù)字混合； PCB設(shè)計(jì)芯片設(shè)計(jì),2020/9/5,清華大學(xué)電子工程系羅嶸制作,24,EDA技術(shù)的應(yīng)用,系統(tǒng)級(jí)設(shè)計(jì),PLD開(kāi)發(fā),模擬電路設(shè)計(jì),PCB設(shè)計(jì),版圖設(shè)計(jì),混合電路設(shè)計(jì),綜合和仿真,數(shù)字電路設(shè)計(jì),邏輯級(jí)設(shè)計(jì),EDA工具,2020/9/5,清華大學(xué)電子工程系羅嶸制作,25,EDA技術(shù)（1）,3個(gè)發(fā)展階段 CAD 1970s PC未普及，功能較弱 CAE 1980s PC開(kāi)始普及，集成電路規(guī)模發(fā)展，功能逐步完善 EDA 1990s 制造工藝技術(shù)發(fā)展，功能強(qiáng)大,2020/9/5,清華大學(xué)電子工程系羅嶸制作,26,ED

11、A技術(shù)（2）,現(xiàn)代EDA的發(fā)展方向 落后于制造工藝技術(shù) 智能性更高，功能更強(qiáng)，高層綜合 軟硬件協(xié)同設(shè)計(jì) 根據(jù)系統(tǒng)功能，劃分成軟件(C語(yǔ)言)和硬件（HDL） 統(tǒng)一的描述語(yǔ)言System C 完善的設(shè)計(jì)驗(yàn)證工具,2020/9/5,清華大學(xué)電子工程系羅嶸制作,27,系統(tǒng)級(jí) （IP模塊）,寄存器級(jí) （HDL描述）,邏輯門級(jí) （邏輯圖）,晶體管級(jí) （原理圖）,版圖級(jí) （物理版圖）,復(fù)雜度,設(shè)計(jì)效率,2020/9/5,清華大學(xué)電子工程系羅嶸制作,28,EDA技術(shù)（3）,現(xiàn)代EDA的特點(diǎn) 用HDL進(jìn)行系統(tǒng)描述 與工藝無(wú)關(guān)，語(yǔ)言的標(biāo)準(zhǔn)化和描述能力 適合大規(guī)模系統(tǒng)設(shè)計(jì)，可重用設(shè)計(jì) 高層綜合和優(yōu)化 系統(tǒng)級(jí)綜合和優(yōu)

12、化，支持自上而下的設(shè)計(jì)方法 設(shè)計(jì)周期短，設(shè)計(jì)效率高 并行工程（CE）設(shè)計(jì) Concurrent Engineering 系統(tǒng)化、集成化、并行化 開(kāi)放性和標(biāo)準(zhǔn)化 多種多廠商EDA工具 標(biāo)準(zhǔn)的軟件平臺(tái)框架,2020/9/5,清華大學(xué)電子工程系羅嶸制作,29,內(nèi)容,引言 設(shè)計(jì)方法 EDA技術(shù) IP與SOC 實(shí)現(xiàn)方式 設(shè)計(jì)方式,2020/9/5,清華大學(xué)電子工程系羅嶸制作,30,IP,Intellectual Property 類型 典型的IP核 虛擬器件：門級(jí)和寄存器級(jí)的HDL代碼 微處理核MPU，DSP核，Memory核 虛擬接口：系統(tǒng)級(jí)代碼 Ethernet，USB，PCI，IEEE1394,2

13、020/9/5,清華大學(xué)電子工程系羅嶸制作,31,IP類型,軟核 在寄存器和門級(jí)用HDL描述電路功能 接口、算法、編譯碼和加密設(shè)計(jì) 使用靈活，成本低，可預(yù)測(cè)性差 硬核 基于設(shè)計(jì)工藝用版圖形式描述電路功能 存儲(chǔ)器、模擬器件 成本高，可靠性高，效率高 固核 介于軟核和硬核之間,2020/9/5,清華大學(xué)電子工程系羅嶸制作,32,SOC,System-On-a-Chip 一個(gè)完整的系統(tǒng)集成在一個(gè)芯片上 實(shí)現(xiàn)方式 全定制 PLD半定制,2020/9/5,清華大學(xué)電子工程系羅嶸制作,33,內(nèi)容,引言 設(shè)計(jì)方法 EDA技術(shù) IP與SOC 實(shí)現(xiàn)方式 設(shè)計(jì)方式,2020/9/5,清華大學(xué)電子工程系羅嶸制作,3

14、4,實(shí)現(xiàn)方式,器件的選擇 性能、設(shè)計(jì)周期和成本 兩種 全定制Full-custom IC設(shè)計(jì)（通用集成電路） ASIC設(shè)計(jì) 速度高，功耗低，面積小；設(shè)計(jì)周期長(zhǎng)，成本高 半定制Semi-custom PLD方便靈活，可在實(shí)驗(yàn)室反復(fù)修改，價(jià)格低；速度較慢，面積較大,2020/9/5,清華大學(xué)電子工程系羅嶸制作,35,Digital Systems,Standard Logic,ASIC,Microprocessors & DSP,TTL,CMOS,ECL,PLD,Gate Array,Full Custom,Standard Cell,Semi Custom,2020/9/5,清華大學(xué)電子工程系羅嶸制作,36,內(nèi)容,引言 設(shè)計(jì)方法 EDA技術(shù) IP與SOC 實(shí)現(xiàn)方式 設(shè)計(jì)方式,2020/9/5,清華大學(xué)電子工程系羅嶸制作,37,設(shè)計(jì)方式,圖形 小規(guī)模，設(shè)計(jì)軟件有相應(yīng)的庫(kù) 基