1、高速數(shù)字系統(tǒng)設(shè)計中的信號完整性,安 琪 中國科學(xué)技術(shù)大學(xué) 快電子學(xué)實驗室 2005年4月9日,中國科大 快電子學(xué) 安琪,2,第3講：時鐘技術(shù),3-1 一些基本概念和定義 3-2 時鐘的產(chǎn)生 3-3 時鐘的傳輸和分布,中國科大 快電子學(xué) 安琪,3,系統(tǒng)時鐘,系統(tǒng)時鐘在高速數(shù)字系統(tǒng)中扮演著舉足輕重的角色，就像一個“節(jié)拍”發(fā)生器，協(xié)調(diào)著高速數(shù)字系統(tǒng)各部分的工作。如同一個交響樂隊的指揮，是核心和靈魂。 系統(tǒng)時鐘的性能好壞，直接關(guān)系著整個高速數(shù)字系統(tǒng)的工作和整體性能。因此，系統(tǒng)時鐘的產(chǎn)生，傳輸和分布在高速數(shù)字系統(tǒng)設(shè)計中是一個關(guān)鍵所在，其重要性是這么強調(diào)都不過分。 系統(tǒng)時鐘設(shè)計的基本目標(biāo)是在滿足系統(tǒng)對時鐘

2、抖動（Clock Jitters）、時鐘偏差（Clock Skew），信號完整性（Signal Integrity）等性能指標(biāo)的要求，將時鐘信號傳遞到系統(tǒng)的各個部件中去。 系統(tǒng)時鐘設(shè)計的任務(wù)基本可以分為兩部分： 高質(zhì)量時鐘信號的產(chǎn)生。 時鐘信號的傳輸與分布。 在討論高速數(shù)字系統(tǒng)的時鐘設(shè)計之前，首先說明有關(guān)時鐘的一些基本概念。,中國科大 快電子學(xué) 安琪,4,3-1 一些基本概念和定義,3-1-1 時鐘偏差（Clock Skew） 時鐘偏差：時鐘信號的理想“沿變”和實際上的“沿變”之差。,在實際系統(tǒng)中，造成時鐘信號的“沿變”與理想“沿變”存在著差別的一個主要原因是因為數(shù)字信號經(jīng)過邏輯器件時，其傳輸

3、延遲時間上存在著差別。因此，人們也常直觀地將時鐘偏差定義為器件輸出時鐘信號的傳輸延遲時間之差。,中國科大 快電子學(xué) 安琪,5,內(nèi)部時鐘偏差和外部時鐘偏差,從更廣義的角度出發(fā)，由于器件之間連線延遲的不同，或者負(fù)載條件的不同，都有可能引起時鐘信號的實際“沿變”與理想的“沿變”不同。因此可以將時鐘偏差分為兩類： 內(nèi)部時鐘偏差（Intrinsic Skew）： 一種是由邏輯器件內(nèi)部產(chǎn)生的，表現(xiàn)為邏輯器件輸出之間信號延遲上的差別。 外部時鐘偏差（Extrinsic Skew）： 另一種是由于連線延遲和負(fù)載條件不同引起的延遲差別，被稱為外部時鐘偏差（Extrinsic Skew） 。,圖4-1-2 時鐘信

4、號的內(nèi)、外Skew源示意圖,中國科大 快電子學(xué) 安琪,6,時鐘性能損失,為了度量由于時鐘偏差引起的系統(tǒng)時鐘性能損失，人們引進了一個指標(biāo)，稱為時鐘性能損失（Performance Penalty），它的定義如下： 時鐘性能損失 = （4-1-1） 其中，F(xiàn)為系統(tǒng)時鐘頻率，單位為赫茲（Hz）；D為時鐘偏差, 單位為秒（s）。 時鐘性能損失的大小是系統(tǒng)時鐘頻率和時鐘偏差的函數(shù)。 對于一個給定時鐘偏差大小的系統(tǒng)，隨著系統(tǒng)時鐘頻率的提高，時鐘性能損失增大； 同樣，對于一個給定的系統(tǒng)時鐘頻率，時鐘偏差的大小也直接影響著時鐘性能損失。,中國科大 快電子學(xué) 安琪,7,圖4-1-3 時鐘性能損失的示意圖,圖4-

5、1-3給出了時鐘性能損失隨系統(tǒng)時鐘頻率變化和時鐘偏差大小變化的例子。,中國科大 快電子學(xué) 安琪,8,時鐘性能損失,事實上，時鐘性能損失表征的是時鐘偏差占時鐘信號周期的百分比，也就是相對比值。因此，時鐘性能損失可以直接用時鐘偏差占時鐘信號周期的比值來定義： 時鐘性能損失 = （4-1-2） 其中，T = 1/F為系統(tǒng)時鐘的周期為秒（s）。 對于前例，時鐘性能損失 = D/T = 5ns/(1/25MHz) = 5ns/40ns = 0.125,中國科大 快電子學(xué) 安琪,9,4-1-2 內(nèi)部時鐘偏差的分類,由邏輯器件內(nèi)部產(chǎn)生的時鐘偏差，或者說內(nèi)部時鐘偏差，從時鐘偏差產(chǎn)生的機制上考慮，可以被劃分為三

6、種： 1占空比偏差（Duty Cycle Skew）,（4-1-3）,時鐘信號上升沿的傳輸延遲時間TPLH與下降沿的傳輸延遲時間TPHL之間的差。TPLH和TPHL的差會導(dǎo)致時鐘脈沖的寬度失真。 有時也稱其為脈沖偏差（Pulse Skew）。 占空比偏差實質(zhì)上是表征一個邏輯芯片的同一個管腳對時鐘信號不同沿變（或稱：跳變）的傳輸延遲特性，因此定義參數(shù)tPS來表征占空比偏差的大?。?中國科大 快電子學(xué) 安琪,10,時鐘信號的脈寬之差,由圖4-1-4可看出：時鐘信號沿的傳輸延遲時間TPLH與TPHL之間的之差就等于時鐘信號正負(fù)脈沖的寬度之差。因此tPS也可以用時鐘信號的脈寬之差來表示：,（4-1-4

7、）,時鐘信號的占空比可以用百分比的形式表示，如45%:55%，經(jīng)常將%忽略，直接表示為：45:55。 當(dāng)tPS存在時，時鐘信號的頻率越高，對tPS大小的要求就越高。 如：對于一個頻率為25MHz的系統(tǒng)時鐘，若要求其占空比為45：55%時，則tPS不能超過4ns。這時要求：TPLH 18ns，同時有TPHL 22ns；或者TPHL 18ns， 同時有TPLH 22ns。 而對于一個50MHz的系統(tǒng)時鐘，則tPS不能超過2ns，即要求：TPLH 9ns，同時有TPHL 11ns；或者TPHL 9ns， 同時有TPLH 11ns。,中國科大 快電子學(xué) 安琪,11,2輸出管腳間偏差（Output-to

8、-Output Skew）,輸出管腳間偏差（Output-to-Output Skew）被定義為在一個器件內(nèi)各輸出管腳之間的最大傳輸延遲之差，因此也稱為： Pin-to-Pin Skew 。在一般的邏輯器件手冊中，輸出時鐘信號的傳輸延遲時間定義有兩種：輸出時鐘信號由高到低的傳輸延遲時間TPHL和由低到高的傳輸延遲時間TPLH，所以輸出管腳間偏差也有兩個定義，即: tOSHL（Output Skew for High-to-Low Transitions） tOSLH（Output Skew for Low-to-High Transitions） 其具體定義為：,（4-1-5）,（4-1-6）

9、,中國科大 快電子學(xué) 安琪,12,3.器件間偏差（Part-to-Part Skew）,定義： 在一個系統(tǒng)中，不同器件的輸出上升沿（下降沿）之間的延遲時間差別。用 表示。,對各種產(chǎn)品手冊給出的Part-to-Part Skew指標(biāo)，我們需要特別給予關(guān)注， 必須明確所給指標(biāo)的限定條件。這是因為Part-to-Part Skew的大小與兩個因素有關(guān)：一是時鐘傳輸過程的變化，或者說是時鐘傳輸?shù)木唧w形式不同。二是不同器件所處環(huán)境的變化。 電源電壓變化和環(huán)境溫度變化是硅器件中影響傳輸延遲的兩個主要因素，對Part-to-Part Skew指標(biāo)來說，這是非常重要的限定條件。 對于單電源的單板系統(tǒng)來說，板上

10、各元件使用相同的電源。電源的變化對Part-to-Part Skew影響就小一些。而在多電源、多板系統(tǒng)中，電源的變化對Part-to-Part Skew影響就成為一個重要的因數(shù)。即使不同的板使用同一電源，但由于各處對電源電流的需求不同，使得各板上實際得到電源電壓也不同。 環(huán)境溫度變化的影響更為復(fù)雜，由于各元件本身產(chǎn)生的熱量不同，元件分布的密度不同，散熱條件不同，使得個元件所處位置的實際溫度差別很大。因而，會產(chǎn)生較大的Part-to-Part Skew。,中國科大 快電子學(xué) 安琪,13,4-1-3 時鐘抖動（Clock Jitters）,時鐘偏差雖然對系統(tǒng)時鐘的性能影響很大，但其影響可以認(rèn)為基本

11、上是一種靜態(tài)因素，或者說，其影響是固定的。,定義： 當(dāng)實際時鐘信號的邊沿與理想時鐘邊沿的偏離由于受某種因素（如噪聲、串?dāng)_、電源電壓變化等）不斷發(fā)生變化時，而且這種變化是隨機的，這種現(xiàn)象就是我們常說的時鐘抖動，或者說時鐘晃動。這種偏離相對于理想位置可能是超前，也可能是滯后的，如圖7-1-7所示。時鐘抖動的數(shù)值表示通常有兩種：, 時鐘抖動的最大值，即：峰-峰值（Peak-Peak），單位一般為皮秒，常用ps來表示。 時鐘抖動的均方根值，即所謂的標(biāo)準(zhǔn)方差（），單位一般也為皮秒。,圖4-1-7 時鐘抖動示意圖,中國科大 快電子學(xué) 安琪,14,時鐘抖動的分類,一. 周期抖動（Period Jitter）

12、 周期抖動也被稱為短時間抖動（short-term jitter）。它是指相對于理想輸入的時鐘周期而言，輸出時鐘跳變偏離其理想位置的偏離量，如圖4-1-8所示。 理想的輸入時鐘周期是時鐘信號頻率的倒數(shù)，但是實際輸出時鐘的每個周期與理想周期都有差值，經(jīng)過多次測量得到的這種差值的最大值即為周期抖動的峰-峰值，如式(4-1-7)所示。,通常把時鐘抖動分為三類： 周期抖動（Period Jitter），Cycle-to-Cycle 抖動和長期時鐘抖動（Long Term Jitter）,其中： JitterP-P(per)為周期抖動的峰-峰值，tJit(per)n為在單次測量中，時鐘的實際周期與理想周

13、期的偏差，n為整數(shù)。,圖4-1-8 周期抖動示意圖,（4-1-7）,中國科大 快電子學(xué) 安琪,15,時鐘周期抖動的均方差值,時鐘抖動的均方根值經(jīng)常也用表示，如式（4-1-9）所示。,按照數(shù)理統(tǒng)計的理論，時鐘周期抖動的均方差值可以由式（4-1-8）描述。,其中， 表示時鐘周期抖動的均方差值，ti表示時鐘周期的第i次測量值，T表示時鐘周期的理想值。,（4-1-8）,（4-1-9）,中國科大 快電子學(xué) 安琪,16,抖動的均方差值與峰-峰值,按照數(shù)理統(tǒng)計的理論，時鐘周期抖動的均方差值與峰-峰值的關(guān)系可以由式（4-1-10）描述。,（4-1-10）,中國科大 快電子學(xué) 安琪,17,半周期抖動（Half-

14、Period Jitter）,近年來一種新的高速數(shù)據(jù)傳輸技術(shù)，即：雙數(shù)據(jù)率（Double Data Rate，簡稱：DDR）得到了大量的應(yīng)用。與傳統(tǒng)的時鐘同步傳輸技術(shù)不同，DDR數(shù)據(jù)傳輸技術(shù)利用時鐘信號的兩個邊沿，即時鐘的上升沿和下降沿進行數(shù)據(jù)傳輸，從而使數(shù)據(jù)的傳輸速率提高了一倍。由于有了這種新的數(shù)據(jù)傳輸機制，所謂的“Half-Period Jitter”的新概念被提出?！癏alf-Period Jitter”是指相對于理想輸入時鐘周期而言，在半個時鐘周期里，輸出時鐘跳變偏離其理想位置的最大偏離量，如圖4-1-9所示。,（4-1-10）,圖4-1-9顯示了一個差分時鐘信號的完整周期，即兩個半時

15、鐘周期。理想的輸入時鐘的半個周期應(yīng)是兩倍的時鐘信號頻率的倒數(shù)，但是實際輸出時鐘的每半個周期與理想的半周期都有差值，經(jīng)過多次測量得到的這種差值的最大值即為半周期抖動的峰-峰值，如式4-1-10所示。,圖4-1-9 Half-Period Jitter示意圖,中國科大 快電子學(xué) 安琪,18,二. 前后周期抖動（Cycle-to-Cycle Jitter）,前后周期抖動（Cycle-to-Cycle Jitter）是指后一個輸出時鐘周期相對于前一個輸出時鐘周期的變化量，如圖4-1-10所示。Jitter1為第2個時鐘周期與第1個時鐘周期之間的時鐘抖動，而Jitter2則是第3個時鐘周期與第2個時鐘周

16、期之間的時鐘抖動。前后周期抖動一般用抖動的最大值表示，即經(jīng)過多次測量，其測量最大值Jitter(c-c)Max就是其最大的Cycle-to-Cycle Jitter。,（4-1-11）,圖4-1-10 Half-Period Jitter示意圖,中國科大 快電子學(xué) 安琪,19,Cycle-to-Cycle Jitter的測量,在時鐘抖動測量中，這種Cycle-to-Cycle Jitter的測量是最為困難的，因為需要連續(xù)測量兩個相鄰的時鐘周期，這對測量儀器的精度要求非常高，而且為了掌握最大的Cycle-to-Cycle Jitter情況，需要測量大量的數(shù)據(jù)，需要大量的存儲、計算和比較。通常使用

17、專用的時間間隔分析儀（Timing Interval Analyzer）進行測量。 另一種測量方法是使用具有足夠內(nèi)存容量的寬帶數(shù)字存儲示波器。在這種方法中，先用數(shù)字存儲示波器一次存取大量周期的被測時鐘信號，然后使用商業(yè)有效的軟件或自己編寫的專用軟件進行分析和計算，得到測試結(jié)果。圖4-1-10是使用LeCory公司的數(shù)字存儲示波器測試的一個41MHz時鐘的Cycle-to-Cycle Jitter。,LeCroy Scope : 8600A (6GHz ) LeCroy Probe : PP066 (7.5GHz),圖4-1-10 一個41MHz時鐘的Cycle-to-Cycle Jitter,

18、中國科大 快電子學(xué) 安琪,20,三.長時間時鐘抖動（Long-Term Jitter）,長時間時鐘抖動指的是測量經(jīng)過大量的時鐘周期后，輸出時鐘跳變偏離其理想位置的最大偏離量。實際的時鐘周期數(shù)量取決于時鐘頻率和具體的應(yīng)用。對于PC機主板和圖像應(yīng)用，這通常是10-20S。,圖 4-1-11 長時間時鐘抖動,中國科大 快電子學(xué) 安琪,21,時鐘抖動的表示方法, 用絕對時間來表示抖動量，即變化沿偏離理想位置的時間。在敘述上面幾種度量方法 時，均以絕對時間來表示。 用百分比來表示抖動量，即絕對抖動量在一個周期中所占的百分比。 用角度來表示抖動量。把一個周期定義為360，抖動被表示為360中一個角度。 用

19、均方根值tRMS（RMS Jitter）來表示抖動量，這是抖動的統(tǒng)計量，可以用峰-峰間的 抖動值（Peak-Peak Jitter）來近似地表示抖動的均方根值tRMS，它們之間的近似關(guān) 系為： 例： 假定時鐘頻率為155.52MHz，那么它的周期為 1/155.52MHz = 6.43ns = 360。假定 峰-峰抖動的絕對時間為100ps，那么： 抖動的絕對時間： 100ps 1.5552 （百分比抖動） 5.598（角度抖動） 抖動的統(tǒng)計量：均方根值為： 100ps / 7 = 14.286 ps RMS 占周期的百分比： 0.015552 / 7 = 0.22217,（4-1-12）,中

20、國科大 快電子學(xué) 安琪,22,同步時序方程,同步數(shù)據(jù)傳輸機制-時序方程：,建立方程：,保持方程：,中國科大 快電子學(xué) 安琪,23,本節(jié)小結(jié), 實際的時鐘信號總是存在著誤差，指的是“時鐘信號的理想“沿變”和實際上 的“沿變”之差”。 時鐘信號的誤差，按誤差性質(zhì)來分，可以分為兩種： 時鐘偏差（Clock Skew）： 靜態(tài)誤差。 時鐘抖動（Clock Jitters）：動態(tài)誤差。 時鐘偏差的大小可用“時鐘性能損失”來表示，也可以用偏差的絕對 數(shù)值表征。 時鐘抖動一般采用兩種方法度量： 峰-峰值（Peak to Peak） 均方根值（RMS） 同步時序方程,中國科大 快電子學(xué) 安琪,24,4-2 時

21、鐘的產(chǎn)生,石英晶體振蕩器是目前數(shù)字電路設(shè)計中使用最為廣泛的一種時鐘源。 在石英諧振器問世之前，人們主要使用LC振蕩器，其頻率穩(wěn)定性只能達到10-4量級。自1880年法國物理學(xué)家比埃爾居里兄弟共同發(fā)現(xiàn)“壓電效應(yīng)”起，揭開了使用“石英穩(wěn)頻”的序幕。1921年，在居里兄弟發(fā)現(xiàn)“壓電效應(yīng)”41年后，英國人Cady用X切50KHz晶體制成了世界上第一個晶體振蕩器，頻率穩(wěn)定性達到10-5量級，比LC振蕩器高出一個數(shù)量級。隨后被用于無線電廣播，播出了當(dāng)時穩(wěn)定性最高的無線電信號，引起了強烈反響。1927年，石英鐘問世，作為“一級頻率標(biāo)準(zhǔn)”使用?？茖W(xué)家由此發(fā)現(xiàn)了地球自轉(zhuǎn)的不均勻性，結(jié)束了以地球自轉(zhuǎn)為基礎(chǔ)的“地球

22、時鐘”的歷史使命。 石英諧振器的技術(shù)水平和性能指標(biāo)決定了石英晶體振蕩器的技術(shù)水平和性能指標(biāo)。前者的設(shè)計水平和制造工藝技術(shù)的每一次突破，都帶來了后者在性能指標(biāo)上的一次突破。 大體上，其頻率準(zhǔn)確性每二十年提高一個數(shù)量級。例如：1940年為10-310-4；1980年為10-510-6；2000年約為10-610-7。 頻率穩(wěn)定性大約每十年提高一個數(shù)量級。,4-2-1 晶體振蕩器,中國科大 快電子學(xué) 安琪,25,4-2-2 鎖相環(huán)電路,圖4-2-13是鎖相環(huán)電路的基本組成。盡管鎖相環(huán)的設(shè)計方法多種多樣，但所有的設(shè)計都包含了圖4-2-13中的三個基本成分： 鑒相器（Phase Detector，簡稱為

23、：PD） 低通濾波器（Low Pass Filter，簡稱為：LPW） 壓控振蕩器（Voltage Control Oscillator，簡稱為： VCO）。 鎖相環(huán)實質(zhì)上就是自動相位控制，它是一個典型的負(fù)反饋系統(tǒng)。它的基本功能是跟蹤輸入信號的相位，這一功能是通過鑒相器產(chǎn)生一個與輸入信號和壓控振蕩器輸出信號的相位差成比例的電壓而完成的。相位誤差電壓通過低通濾波器，在那里抑制了噪聲和高頻信號成分。經(jīng)濾波后的相位誤差電壓調(diào)制了VCO頻率，重新在鑒相器中與輸入信號比較，直到VCO輸出以固定的相位關(guān)系鎖住輸入信號。鎖相環(huán)通過跟蹤信號的相位，頻率同步和頻率跟蹤便獲得了。,圖4-2-13 鎖相環(huán)的三個基本

24、組成部分,中國科大 快電子學(xué) 安琪,26,4-2-3 直接數(shù)字合成（DDS）,直接數(shù)字合成（Direct Digital Synthesis，簡稱為：DDS） 直接數(shù)字合成是用數(shù)字控制的方法從一個參考時鐘來產(chǎn)生多種頻率的輸出時鐘。輸出時鐘的頻率可以在大范圍內(nèi)變化，并且具有良好的頻率分辨率。在要求多種采樣率，且變化靈活、范圍較大的應(yīng)用情況下，采用DDS技術(shù)來產(chǎn)生系統(tǒng)時鐘不失為一個很好的途徑。 （一）DDS的工作原理 圖4-2-20是一個DDS的基本原理框圖。它的基本技術(shù)是所謂的數(shù)字控制振蕩器技術(shù)（NCO：Numerically Controlled Oscillator）。,圖4-2-20 DD

25、S的基本原理框圖,中國科大 快電子學(xué) 安琪,27,相位累加器的工作原理,DDS的核心是相位累加器，如圖4-2-20中（虛線框）所示。相位累加器由三部分組成，即相位寄存器，相位寄存器和加法器。 相位累加器的輸出隨系統(tǒng)參考時鐘（fC）的每一個周期更新一次，即在每一個時鐘周期，相位累加器的輸出都增加M大小。所以我們稱M為相位增量。 假定相位寄存器的M值為00001，而相位寄存器的初始值設(shè)定為00000，則每一個時鐘周期，相位累加器的輸出增加00001。如果相位累加器的字長為32位，即n = 32，則相位累加器的輸出重新返回到00000的初始值需要 個時鐘周期。 很顯然，M值的大小決定了相位累加器全部

26、輸出值循環(huán)一次的周期（T）, 我們有：,由式（4-2-20）可看出，T與M成反比。M值越大，相位累加器全部輸出值循環(huán)一次的周期就越小，反之依然。,（4-2-20）,中國科大 快電子學(xué) 安琪,28,Turning Equation,如圖4-2-20中所示：相位累加器的輸出用來作為一個正弦波數(shù)據(jù)存儲器的地址。該存儲器存有一個完整周期正弦波所對應(yīng)的全部幅度值，所以，當(dāng)相位累加器的輸出對該存儲器尋址時，就得到從0度到360度正弦波波形中的一個相位點。因此，隨著相位累加器的輸出不斷變化（每次增加M大?。也〝?shù)據(jù)存儲器中的對應(yīng)正弦波幅度值就不斷被讀出。當(dāng)相位累加器全部輸出值被循環(huán)一次時（周期為T），則

27、正弦波數(shù)據(jù)存儲器正好輸出一個完整周期的正弦波幅度數(shù)據(jù)。該數(shù)據(jù)通過一個DAC和一個低通濾波器輸出，形成一個完整的正弦波波形。 對于一個n位的相位累加器，一共有 個可能的相位點，而相位寄存器中的M值則決定了相位累加器每次增加的量。相位累加器的輸出值全部循環(huán)一次所需要的周期（T），就是正弦波數(shù)據(jù)存儲器輸出一個完整正弦波幅度數(shù)據(jù)的周期。因此，輸出正弦波的頻率 （f0）就是相位累加器的輸出值全部循環(huán)一次所需要的周期（T）的倒數(shù)。我們有：,（4-2-21）,式（4-2-21）是DDS的基本關(guān)系式，被稱為“Turning Equation”。,中國科大 快電子學(xué) 安琪,29,Digital Phase Wh

28、eel,數(shù)字相位輪很形象地解釋了相位累加器的工作原理。 相位輪一周的相位點數(shù)量取決于n，最大值為： 。 M數(shù)值給出了每次相位變化的增量。M大意味著相位輪旋轉(zhuǎn)一周需要的時間少，DDS輸出的信號頻率就高；M小則意味著相位輪旋轉(zhuǎn)一周需要的時間多，DDS輸出的信號頻率就低。 輸出頻率的數(shù)值取決于三個因素： M，n和工作時鐘fc。,圖4-2-21 相位累加器的數(shù)字相位輪表示,中國科大 快電子學(xué) 安琪,30,DDS取樣輸出信號的頻譜,類似于ADC,當(dāng)DDS中的正弦數(shù)字?jǐn)?shù)據(jù)通過一個DAC形成正弦波信號時，輸出信號中也同時含有其混疊信號（Aliased image）的頻譜成份。,圖4-2-23 DDS取樣輸出

29、信號的頻譜,中國科大 快電子學(xué) 安琪,31,低通濾波器（LPF）, 按照仙農(nóng)取樣定理，輸出頻 率可高達1/2的時鐘頻率。 但必須有理想的濾波器。 理想濾波器是不現(xiàn)實的。 物理上可實現(xiàn)的濾波器 將輸出頻率限制在時鐘頻率 的40%以內(nèi)。,圖4-2-24 低通濾波器,中國科大 快電子學(xué) 安琪,32,DDS的特點, 輸出頻率范圍大 從DDS的基本關(guān)系式可以看出，改變相位增量M值可以很方便地改變DDS的輸出頻率。理論上（仙農(nóng)取樣定理），M值的取值范圍可以從12n-1，變化范圍非常大。當(dāng)M從12n-1變化時，f0的變化范圍可以從fc/2n fc/2，M值越大，輸出頻率越高。 頻率分辨率高 式（4-2-21

30、）中M值的取值變化最小為1，這意味著其頻率變化的最小值為fc/2n，即：頻率分辨率相當(dāng)高。若fc=125M；n=32，則f = 125MHz/232 0.02910Hz 相位連續(xù)性 如圖4-2-20所示，相位寄存器中的M值可以以字串行方式或字節(jié)串行方式先送入到一個輸入數(shù)據(jù)寄存器中，然后由fc同步，并行地一次輸入相位寄存器中。所以說當(dāng)改變M值來改變輸出頻率時，輸出信號的相位是連續(xù)的。 因此，DDS可以輸出頻率分辨率非常小,頻率變化范圍很大的時鐘信號，這正是DDS與其它時鐘技術(shù)相比最大的優(yōu)點。另外，DDS的控制方式是全數(shù)字化的，使人們可以很容易地利用DDS技術(shù)獲得能夠精細(xì)調(diào)節(jié)，改變非?？?，且在頻率

31、改變時，相位連續(xù)的輸出時鐘信號。,中國科大 快電子學(xué) 安琪,33,4-2-4 大頻率范圍，精細(xì)可調(diào)的頻率合成器, PLL With DDS Generated Offset 頻率合成器 PLL提供一個頻率粗調(diào)（NfREF）。 DDS在頻率粗調(diào)之間提供頻率的精細(xì)調(diào)節(jié)。 總的頻率分辨取決于DDS的頻率分辨，通常 1Hz。 為了使輸出調(diào)節(jié)連續(xù)，應(yīng)有DDS的輸出頻率帶寬 BWDDS fREF。,中國科大 快電子學(xué) 安琪,34,輸出頻率和頻率分辨,電路中的P分頻器是可選的，因而有兩種情形： P = 1： P 1：,中國科大 快電子學(xué) 安琪,35,DDS-Driven PLL頻率合成器,Phase Det

32、ector,Loop Filter,VCO, N,LPF,BPF, P,DDS,fREF,fOUT,特點： PLL提供一個頻率粗調(diào)（NfREF）。 DDS在頻率粗調(diào)之間提供頻率的精細(xì)調(diào)節(jié)。 總的頻率分辨取決于DDS的頻率分辨，通常 1Hz。,中國科大 快電子學(xué) 安琪,36,芯片舉例：AD9952, DDS M：1232-1 ； n：32 輸出頻率： 輸入頻率： fc = 400 MHz 頻率分辨： f = 400MHz/2320.09313Hz Phase Offset： 14位DAC PLL 輸出頻率： fc = 400 MHz 倍增系數(shù)：420 時鐘源：內(nèi)部振蕩器，外部輸入時鐘 電壓比較器

33、：fmax = 200 MHz,中國科大 快電子學(xué) 安琪,37,AD9952應(yīng)用舉例（1）,PLL With DDS Generated Offset 頻率合成器,中國科大 快電子學(xué) 安琪,38,AD99520應(yīng)用舉例（2）,帶有獨立零點調(diào)節(jié)的I/Q調(diào)制載波頻率發(fā)生器,中國科大 快電子學(xué) 安琪,39,3-3 時鐘信號的傳輸和分布,目標(biāo)： 將高精度的時鐘源產(chǎn)生的時鐘信號在符合系統(tǒng)對時鐘的頻率，相位要求，時鐘的抖動（Jitter）和偏差（Skew） 要求，以及信號完整性要求的傳輸和分布的條件下傳遞到數(shù)字系統(tǒng)的各個部分，滿足時序設(shè)計的需求。,3-3-1 基本概念,中國科大 快電子學(xué) 安琪,40,基本

34、時序設(shè)計,基本時序設(shè)計可以大致分為類： 邏輯單元電路的工作時序與最高工作頻率 存儲器的最小讀寫周期 處理器的工作頻率和 I/O操作 電路單元之間的同步數(shù)據(jù)傳輸 非同步時鐘情況下的數(shù)據(jù)同步,中國科大 快電子學(xué) 安琪,41,高速數(shù)字系統(tǒng)中時鐘信號傳輸和分布的特點, 單頻率時鐘，或多頻率的不同時鐘信號的傳輸和分布。 同相位時鐘，或不同相位時鐘的傳輸和分布。 不同電平，不同擺幅的數(shù)字邏輯共存。 一般來說，整個系統(tǒng)的的不同時鐘信號之間具有相位關(guān)系， 是由同一個時鐘源產(chǎn)生，但也有例外。 時鐘傳輸和分布的規(guī)?？梢韵嗖詈艽螅梢允前寮壍?，單機 箱級，甚至是多機箱，數(shù)十機箱范圍。 高扇出（Fanout）。,中國

35、科大 快電子學(xué) 安琪,42,3-3-2 時鐘信號傳輸和分布的技術(shù)措施,主要考慮的問題 時鐘抖動（Jitter） 時鐘偏差（Skew） 信號完整性（Signal Integrity） 串?dāng)_ 地反彈噪聲 諧振 反射 容性負(fù)載 高扇出（Fanout）。,中國科大 快電子學(xué) 安琪,43,一. 集成電路類型選擇, 高速集成電路 上升/下降時間，傳輸延遲時間 ECL/PECL; LVDS; TTL/CMOS 滿足需要即可 低擺幅 高集成度 差分電路 ECL/PECL LVDS 低功耗 CMOS工藝 3.3V; 2.5V; 1.7V,中國科大 快電子學(xué) 安琪,44,二減少系統(tǒng)噪聲, 穩(wěn)定的電源設(shè)備和器件 直

36、流電源和穩(wěn)壓器 電源濾波 電源系統(tǒng)與地系統(tǒng)設(shè)計 多層PCB板和最小電感原則設(shè)計 旁路電容考慮 過孔考慮 地“隔離”設(shè)計 按電流大小分區(qū)布局，減少大電流器件對其它電路的影響 很好的電磁屏蔽，防止大的電磁干擾。 選擇器件封裝（Surface Mount，BGA），減少地反彈噪聲 盡可能采用差分電路,中國科大 快電子學(xué) 安琪,45,三同相位時鐘分布,兩方面考慮： 交流驅(qū)動能力和“時鐘樹”設(shè)計 控制時鐘偏差,中國科大 快電子學(xué) 安琪,46,（一） 交流驅(qū)動能力和“時鐘樹”設(shè)計,直流驅(qū)動能力與交流驅(qū)動能力 一般數(shù)字集成電路（CMOS, ECL）的直流驅(qū)動能力都比較大，可以驅(qū)動幾十，甚 至上百個同類電路。

37、 由于要保證時鐘信號的完整性，電路的交流驅(qū)動能力一般都比較?。ㄖ饕且驗檫^ 多的電路負(fù)載帶來嚴(yán)重的容性負(fù)載，導(dǎo)致時鐘的上升時間變大，時鐘抖動增加）。 簡單的總線式驅(qū)動是不可行的（上升沿增大，時鐘抖動增加，反射增大）。 并行的串連點到點驅(qū)動需要很大的驅(qū)動電流，實際使用時也受到了很大的限制。,圖4-3-2 總線式時鐘驅(qū)動,圖4-3-3 并行的串聯(lián)點-點時鐘驅(qū)動,中國科大 快電子學(xué) 安琪,47,“時鐘樹”概念, 多級1:N驅(qū)動 級數(shù)的多少取決于需要驅(qū)動的電路數(shù)目。 每級1:4（根據(jù)實際情況）驅(qū)動。 級數(shù)的越多，時鐘偏差也越大。 先前沒有專用的1:N時鐘驅(qū)動器，一般是 采用N個普通門電路輸入并聯(lián)。,圖

38、4-3-4 ”時鐘樹“原理示意圖,“時鐘樹”設(shè)計 為了保證同相位傳輸和分布，1:N驅(qū)動的實現(xiàn)，通常都是采用所謂的“時鐘樹”設(shè)計。,中國科大 快電子學(xué) 安琪,48,“時鐘樹”的拓?fù)湫问?圖4-3-5 三種不同的”時鐘樹“拓?fù)湫问?中國科大 快電子學(xué) 安琪,49,當(dāng)前的“時鐘樹”設(shè)計,雖然現(xiàn)代高速數(shù)字電路的系統(tǒng)越來越復(fù)雜，但隨著集成電路芯片的集成度快速增加，需要驅(qū)動的集成電路數(shù)目并沒有增加，反而減少。 單片時鐘驅(qū)動電路的能力大大增加 1:N驅(qū)動器的通道數(shù)（N）大大增加 鎖相環(huán)電路1:N驅(qū)動器可產(chǎn)生多組不同的時鐘信號輸出 零延遲1:N驅(qū)動器 以上兩方面的因素，使得當(dāng)前的“時鐘樹”級數(shù)減少許多，絕大部

39、分系統(tǒng)單級即可。,中國科大 快電子學(xué) 安琪,50,單級1:N驅(qū)動,1 : N,CLKIn,N CLKoUT,圖4-3-6 單級1:N驅(qū)動,中國科大 快電子學(xué) 安琪,51,（二） 控制時鐘偏差,采用高速時鐘驅(qū)動電路 控制PCB連線延遲 延遲線芯片 基于PLL和DLL的可程控時間延遲（Skew）集成電路,中國科大 快電子學(xué) 安琪,52,控制PCB連線延遲, 蛇行線（Serpentine Traces） 為了在大面積PCB板上使各個部分，各個器件得到同相位的時鐘，一個簡單的方 法是利用所謂的蛇行線產(chǎn)生等長度的PCB板連線。圖4-3-5是一個蛇行線產(chǎn)生等長度 PCB板連線的原理示意圖。,圖4-3-7

40、利用蛇形線產(chǎn)生等長度PCB板連線,采用高速時鐘驅(qū)動電路,時鐘驅(qū)動電路的速度越高，傳輸延遲時間越小，偏差也越小。,中國科大 快電子學(xué) 安琪,53, 可調(diào)整的連線延遲,有時候，需要進行時間延遲的調(diào)整，圖4-3-8給出了一個5級時間延遲調(diào)整的方法。采用等長度的蛇行線和5個跳線器（Jumper）可以完成級調(diào)整,圖4-3-8 5級時間延遲調(diào)整,中國科大 快電子學(xué) 安琪,54,另一種可調(diào)整的連線延遲方案,采用4個不等長度（基本長度的1，2，4，8倍）的蛇行線和8個跳線器（Jumper）可以組合成16級不同的時間延遲。,圖4-3-9 16級時間延遲調(diào)整,中國科大 快電子學(xué) 安琪,55,跳線器,圖4-3-10

41、 跳線器, 普通跳線器（The Shorting Jumper Bar） 使用方便，但串聯(lián)電感較大，帶來阻抗不連續(xù)。使用頻率需低于100MHz。 焊盤跳線器（The Solder Blob Jumper） 可以使用在較高的頻率。連接時用焊錫可以很容易焊接在一起，斷開是需使用吸錫 繩將焊錫清除，因此不能反復(fù)焊接和斷開。,中國科大 快電子學(xué) 安琪,56,蛇行線的信號完整性,若蛇行線平行部分相互之間靠的比較近，信號的串?dāng)_就會發(fā)生。通過蛇形線平行部分之間的互容和互感，信號的一部分會沿著與蛇行線平行部分垂直的方向直接傳輸，到達信號的接收端。其結(jié)果是，信號的一部分成分將較早的到達信號接收端，使信號的完整性

42、受到破壞，并影響到延遲。, 平行部分的間隔越小， 畸變越大。 臺階的高度，取決于間隔大小，間隔越小，越高。 臺階的寬度與間隔無關(guān)，只取決于平行部分的長度，長度越長，寬度越寬。 信號沿越快，臺階越明顯。較慢的沿，臺階被平滑，效果是信號延遲變小，沿變慢。,中國科大 快電子學(xué) 安琪,57,使用蛇行線注意事項, 在PCB板布線條件的允許下，盡量增大蛇行線的平行部分之間的間 隔，至少是信號層與信號參考層間距的34倍。這個措施將減少蛇行 線的各平行部分之間的耦合。 在PCB板布線條件的允許下，盡量減少蛇行線的平行部分的長度。 事實上，這將減少蛇行線的平行部分占信號線總長度的比值，從而 在整體上減少蛇行線對

43、信號質(zhì)量的影響。 盡可能采用隱藏微帶線（Buried Microstrip Lines）和帶狀線（Strip Lines）構(gòu)成蛇行線，它們的效果要好于普通的外層微帶線。,中國科大 快電子學(xué) 安琪,58,延遲線芯片, 固定長度延遲線 多抽頭延遲線 程控延遲線,中國科大 快電子學(xué) 安琪,59, 固定長度延遲線, 無源延遲線（Passive Delay Line） RC 或 LC 無源延遲線 Microstrip Line (蛇形線)無源延遲線,中國科大 快電子學(xué) 安琪,60,2020/21系列無源延遲線,圖4-3-13 2020/21系列無源延遲線指標(biāo)參數(shù),中國科大 快電子學(xué) 安琪,61, 有源延

44、遲線,圖4-3-14 DS1135L有源延遲線系列,芯片舉例,中國科大 快電子學(xué) 安琪,62,DS1135L有源延遲線系列,圖4-3-15 DS1135L有源延遲線指標(biāo)參數(shù),中國科大 快電子學(xué) 安琪,63, 多抽頭延遲線, 品種非常豐富 TTL, CMOS, ECL等各種邏輯電平 延遲范圍寬廣,圖4-3-16 多抽頭延遲線原理示意圖,中國科大 快電子學(xué) 安琪,64,多抽頭延遲線舉例,例1： DDU12H系列,圖4-3-17 DDU12H系列5多抽頭延遲線,中國科大 快電子學(xué) 安琪,65,DDU12H系列指標(biāo)參數(shù),圖4-3-18 DDU12H系列5多抽頭延遲線指標(biāo)參數(shù),中國科大 快電子學(xué) 安琪,

45、66,例2： DDU18H系列多抽頭延遲線,圖4-3-17 DDU18系列5多抽頭延遲線,中國科大 快電子學(xué) 安琪,67,DDU18H系列指標(biāo)參數(shù),圖4-3-18 DDU12H系列5多抽頭延遲線指標(biāo)參數(shù),中國科大 快電子學(xué) 安琪,68, 程控延遲線, 數(shù)字程控延遲 TTL, CMOS, ECL/PECL等各種邏輯電平 延遲范圍寬廣,圖4-3-19 程控延遲線原理示意圖,中國科大 快電子學(xué) 安琪,69,程控延遲線舉例,例1： DS1020系列程控延遲線,圖4-3-20 程控延遲線原理示意圖,中國科大 快電子學(xué) 安琪,70,DS1020系列程控延遲線, 兩種接口方式： 8bit并行和串行 模式選擇

46、端 使能控制端 CMOS工藝，低功耗,圖4-3-21 DS1020系列程控延遲線原理示意圖,圖4-3-22 DS1020系列程控延遲線指標(biāo)參數(shù),中國科大 快電子學(xué) 安琪,71,基于PLL和DLL的可程控時間延遲（Skew）集成電路, 零延遲或可調(diào)節(jié)延遲時間集成電路(2305/2309) 延遲鎖定環(huán)（Delay Lock Loop，簡稱：DLL）技術(shù) 實際芯片舉例,中國科大 快電子學(xué) 安琪,72,延遲鎖定環(huán)（Delay Lock Loop，簡稱：DLL）技術(shù),延遲鎖定環(huán)（DLL）的原理類似于鎖相環(huán)（PLL）電路的原理，也是一個負(fù)反饋的機制。 延遲鎖定環(huán)電路的設(shè)計目標(biāo)，是產(chǎn)生不受溫度和電源電壓變化

47、影響，精確的信號延遲時間，這在時鐘技術(shù)，時序設(shè)計和精確時間測量中有著廣泛地應(yīng)用。,圖7-3-25 壓控延遲線（VCDL）,基本原理 1壓控延遲線,我們知道，任何半導(dǎo)體數(shù)字邏輯門電路的輸入和輸出之間都存在著一個傳輸延遲時間，而且傳輸延遲時間的大小與門電路的電源電壓VCC相關(guān)。在所允許的電源電壓范圍內(nèi)，工作電壓越大，邏輯門電路的傳輸延遲時間就越小，反之依然。因此，我們可以適當(dāng)調(diào)節(jié)邏輯門電路的電源電壓（VCC）來改變它的傳輸延遲時間。,壓控延遲線簡稱為：VCDL，是英文“Voltage Controlled Delay Line”的縮寫。 思路：,中國科大 快電子學(xué) 安琪,73,2延遲時間 頻率轉(zhuǎn)換

48、,為了將邏輯門電路的傳輸延遲時間tpd的變化轉(zhuǎn)化為電源電壓VCC的變化，我們首先考慮將傳輸延遲時間tpd的變化轉(zhuǎn)換為一個頻率的變化，因為這種轉(zhuǎn)換相對是比較容易的。如圖所示：將三個反向器門電路串接起來，最后一個門電路的輸出再與第一個門電路的輸入連接，就形成了一個振蕩器。這樣，我們就利用壓控延遲線構(gòu)成了一個壓控振蕩器，其輸出信號的頻率由三個門電路的總延遲時間TD所決定。我們有：,圖7-3-25 基于壓控延遲線的壓控振蕩器（VCO）,如果我們有一個精密的參考信號源，給出一個穩(wěn)定的參考時鐘fref，就可以將上圖中的壓控振蕩器輸出頻率fo與參考時鐘fref相比較，將比較結(jié)果濾波后來控制電源電壓VCC，實現(xiàn)輸出頻率的穩(wěn)定，這就是鎖相環(huán)的原理。 鎖相環(huán)方案需要給電路提供一個穩(wěn)定的參考時鐘信號。,中國科大 快電子學(xué) 安琪,74,3頻率轉(zhuǎn)換 電壓轉(zhuǎn)換,圖7-3-25 基于DLL的延遲線原理示意圖, 在集成芯片內(nèi)部產(chǎn)生精密的參考時鐘是相對不現(xiàn)實的。 一般是在集成芯片中產(chǎn)生穩(wěn)定的參考電壓源，而將壓控振蕩器的輸出頻率轉(zhuǎn)化成電壓后與參考電壓進行比較，用比較的結(jié)果來控制壓控振蕩器的頻率。 右圖