1、第四章 存 儲 器,4.1 概述,4.2 主存儲器,4.3 高速緩沖存儲器,4.4 輔助存儲器,4.1 概 述,存儲器的兩大功能： 1、 存儲（寫入Write） 2、 取出（讀出Read） 三項基本要求： 1、大容量 2、高速度 3、低成本,概念 1、基本存儲單元：存儲一位（bit）二進(jìn)制代碼的存儲元件稱為基本存儲單元（或存儲元） 2、存儲單元：主存中最小可編址的單位，是CPU對主存可訪問操作的最小單位。 3、存儲體：多個存儲單元按一定規(guī)則組成一個整體。 4、存儲器分辯率：指存儲器能被區(qū)分、識別與操作的精細(xì)程度。,一、存儲器分類,1. 按存儲介質(zhì)分類,(1) 半導(dǎo)體存儲器,(2) 磁表面存儲器

2、,(3) 磁芯存儲器,(4) 光盤存儲器,易失,TTL 、MOS,磁頭、載磁體,硬磁材料、環(huán)狀元件,激光、磁光材料,(1) 存取時間與物理地址無關(guān)（隨機(jī)訪問）,順序存取存儲器 磁帶,4.1,2. 按存取方式分類,(2) 存取時間與物理地址有關(guān)（串行訪問）,隨機(jī)存儲器,只讀存儲器,直接存取存儲器 磁盤,在程序的執(zhí)行過程中 可 讀 可 寫,在程序的執(zhí)行過程中 只讀,磁盤 磁帶 光盤,高速緩沖存儲器（Cache）,Flash Memory,存 儲 器,3. 按在計算機(jī)中的作用分類,4.1,高,小,快,1. 存儲器三個主要特性的關(guān)系,二、存儲器的層次結(jié)構(gòu),4.1,虛擬存儲器,虛地址,邏輯地址,實地址,

3、物理地址,主存儲器,4.1,（速度）,（容量）,4.2 主存儲器,一、概述,1. 主存的基本組成,2. 主存和 CPU 的聯(lián)系,4.2,高位字節(jié) 地址為字地址,低位字節(jié) 地址為字地址,設(shè)地址線 24 根,按 字節(jié) 尋址,按 字 尋址,若字長為 16 位,按 字 尋址,若字長為 32 位,3. 主存中存儲單元地址的分配,4.2,224 = 16 M,8 M,4 M,(2) 存儲速度,4. 主存的技術(shù)指標(biāo),(1) 存儲容量,(3) 存儲器的帶寬,主存 存放二進(jìn)制代碼的總數(shù)量,讀出時間 寫入時間,存儲器的 訪問時間,讀周期 寫周期,位/秒,4.2,半導(dǎo)體存儲器芯片,一、分類：按使用器件，半導(dǎo)體存儲器

4、分雙極型半導(dǎo)體存儲器（TTL）和MOS半導(dǎo)體存儲器兩種 （1）TTL：存儲速度高，集成度低，價格高，主要用于小容量的高速存儲器 （2）MOS：主要用于大容量存儲器。根據(jù)存儲信息機(jī)構(gòu)的原理不同，又分為靜態(tài)MOS存儲器（SRAM)和動態(tài)MOS存儲器（DRAM)，前者利用雙穩(wěn)態(tài)觸發(fā)器來保存信息，只要不斷電，信息是不會丟失的，后者利用MOS電容存儲電荷來保存信息，使用時，需不斷給電容充電才能使信息保持。 二、半導(dǎo)體存儲器的主要優(yōu)點是存儲速度快，存儲體積小，可靠性高；主要缺點是斷電時，讀寫存儲器不能保存信息。,靜態(tài)MOS存儲器,基本存儲元6管靜態(tài)MOS存儲元 由兩個MOS反相器交叉耦合而成的雙穩(wěn)態(tài)觸發(fā)器

5、。,靜態(tài)MOS存儲器,基本存儲元6管靜態(tài)MOS存儲元 B、存儲元的工作原理 寫操作。在字線上加一個正電壓的字脈沖，使T2 、T3 管導(dǎo)通。若要寫“0”，無論該位存儲元電路原存何種狀態(tài)，只需使寫“0”的位線BS0 電壓降為地電位（加負(fù)電壓的位脈沖），經(jīng)導(dǎo)通的2 管，迫使節(jié)點的電位等于地電位，就能使1 管截止而0 管導(dǎo)通。寫入1，只需使寫1的位線BS1 降為地電位，經(jīng)導(dǎo)通的T3 管傳給節(jié)點，迫使T0 管截止而T1 管導(dǎo)通。 寫入過程是字線上的字脈沖和位線上的位脈沖相重合的操作過程。,靜態(tài)MOS存儲器,基本存儲元6管靜態(tài)MOS存儲元的工作原理 讀操作。 只需字線上加高電位的字脈沖，使T2 、T3 管

6、導(dǎo)通，把節(jié)點A、B分別連到位線。若該位存儲電路原存“0”，節(jié)點是低電位，經(jīng)一外加負(fù)載而接在位線0 上的外加電源，就會產(chǎn)生一個流入BS0 線的小電流（流向節(jié)點經(jīng)T0 導(dǎo)通管入地）。“0”位線上BS0 就從平時的高電位下降一個很小的電壓，經(jīng)差動放大器檢測出“”信號。 若該位原存“1”，就會在“1”位線BS1 中流入電流，在 BS1 位線上產(chǎn)生電壓降，經(jīng)差動放大器檢測出讀“1”信號。 讀出過程中，位線變成了讀出線。讀取信息不影響觸發(fā)器原來狀態(tài)，故讀出是非破壞性的讀出。 若字線不加正脈沖，說明此存儲元沒有選中，T2 ，T3 管截止，A、B結(jié)點與位讀出線隔離，存儲元存儲并保存原存信息。,三、隨機(jī)存取存儲

7、器 ( RAM ),1. 靜態(tài) RAM (SRAM),(1) 靜態(tài) RAM 基本電路,A 觸發(fā)器非端,A 觸發(fā)器原端,4.2,T1 T4, 靜態(tài) RAM 基本電路的 讀 操作,4.2, 靜態(tài) RAM 基本電路的 寫 操作,4.2,芯片容量,二、半導(dǎo)體存儲芯片簡介,1. 半導(dǎo)體存儲芯片的基本結(jié)構(gòu),1K 4位,16K 1位,8K 8位,10,4,14,1,13,8,4.2,2. 半導(dǎo)體存儲芯片的譯碼驅(qū)動方式,(1) 線選法,4.2,(2) 重合法,4.2,0,0,存儲芯片片選線的作用,用 16K 1位 的存儲芯片組成 64K 8位 的存儲器,32片,4.2,(2) 靜態(tài) RAM 芯片舉例, Int

8、el 2114 外特性,存儲容量 1K4位,4.2,SRAM存儲器,讀與寫的互鎖邏輯 控制信號中CS是片選信號，CS有效時（低電平），門G1、G2均被打開。OE為讀出使能信號，OE有效時（低電平），門G2開啟，當(dāng)寫命令WE=1時（高電平），門G1關(guān)閉，存儲器進(jìn)行讀操作。寫操作時，WE=0，門G1開啟，門G2關(guān)閉。注意，門G1和G2是互鎖的，一個開啟時另一個必定關(guān)閉，這樣保證了讀時不寫，寫時不讀。, Intel 2114 RAM 矩陣 (64 64) 讀,4.2,4.2, Intel 2114 RAM 矩陣 (64 64) 讀,4.2, Intel 2114 RAM 矩陣 (64 64) 讀,4

9、.2, Intel 2114 RAM 矩陣 (64 64) 讀,4.2, Intel 2114 RAM 矩陣 (64 64) 讀,4.2, Intel 2114 RAM 矩陣 (64 64) 讀,4.2, Intel 2114 RAM 矩陣 (64 64) 讀,4.2, Intel 2114 RAM 矩陣 (64 64) 讀,4.2, Intel 2114 RAM 矩陣 (64 64) 讀,4.2, Intel 2114 RAM 矩陣 (64 64) 寫,4.2, Intel 2114 RAM 矩陣 (64 64) 寫,4.2, Intel 2114 RAM 矩陣 (64 64) 寫,4.2,

10、 Intel 2114 RAM 矩陣 (64 64) 寫,4.2, Intel 2114 RAM 矩陣 (64 64) 寫,4.2, Intel 2114 RAM 矩陣 (64 64) 寫,4.2, Intel 2114 RAM 矩陣 (64 64) 寫,4.2, Intel 2114 RAM 矩陣 (64 64) 寫,4.2, Intel 2114 RAM 矩陣 (64 64) 寫,(3) 靜態(tài) RAM 讀 時序,4.2,(4) 靜態(tài) RAM (2114) 寫 時序,4.2,五、存儲器與 CPU 的連接,1. 存儲器容量的擴(kuò)展,用 2片 1K 4位 存儲芯片組成 1K 8位 的存儲器,4.2

11、,(2) 字?jǐn)U展（增加存儲字的數(shù)量）,用 2片 1K 8位 存儲芯片組成 2K 8位 的存儲器,4.2,(3) 字、位擴(kuò)展,用 8片 1K 4位 存儲芯片組成 4K 8位 的存儲器,4.2,2. 存儲器與 CPU 的連接,(1) 地址線的連接,(2) 數(shù)據(jù)線的連接,(3) 讀/寫線的連接,(4) 片選線的連接,(5) 合理選用芯片,(6) 其他 時序、負(fù)載,4.2,例4.1 設(shè)CPU有16根地址線，8根數(shù)據(jù)線，并用MREQ作訪存控制信號(低電平有效)，用WR作讀/寫控制信號(高電平為讀，低電平為寫)?，F(xiàn)有 下列存儲芯片:1K x4位RAM; 4Kx8位RAM; SKx 8位RAM;2Kx8位R

12、OM; 4Kx 8位ROM; 8Kx8位ROM及74LS138譯碼器和各種門電路，如 圖4.33所示。畫出CPU與存儲器的連接圖，要求:,1、主存地址空間分配: 6000H-67FFH為系統(tǒng)程序區(qū): 6800H-6BFFH為用戶程序區(qū)。 2、合理選用上述存儲芯片，說明各選幾片? 3、詳細(xì)畫出存儲芯片的片選邏輯圖。,例4.1 解:,(1) 寫出對應(yīng)的二進(jìn)制地址碼,(2) 確定芯片的數(shù)量及類型,A15A14A13 A11 A10 A7 A4 A3 A0,4.2,(3) 分配地址線,A10 A0 接 2K 8位 ROM 的地址線,A9 A0 接 1K 4位 RAM 的地址線,(4) 確定片選信號,4

13、.2,例 4.1 CPU 與存儲器的連接圖,4.2,DRAM存儲器,一、DRAM存儲位元的記憶原理 SRAM存儲器的存儲位元是一個觸發(fā)器，它具有兩個穩(wěn)定的狀態(tài)。而DRAM存儲器的存儲位元是由一個MOS晶體管和電容器組成的記憶電路，,(1) 動態(tài) RAM 基本單元電路,2. 動態(tài) RAM ( DRAM ),讀出與原存信息相反,讀出時數(shù)據(jù)線有電流 為 “1”,寫入與輸入信息相同,寫入時CS充電 為 “1” 放電 為 “0”,4.2,T,無電流,有電流,DRAM存儲器,1、MOS管做為開關(guān)使用，而所存儲的信息1或0則是由電容器上的電荷量來體現(xiàn)當(dāng)電容器充滿電荷時，代表存儲了1，當(dāng)電容器放電沒有電荷時，

14、代表存儲了0。,2、圖(a)表示寫1到存儲位元。此時輸出緩沖器關(guān)閉、刷新緩沖器關(guān)閉，輸入緩沖器打開（R/W為低），輸入數(shù)據(jù)DIN=1送到存儲元位線上，而行選線為高，打開MOS管，于是位線上的高電平給電容器充電，表示存儲了1。,3、圖(b)表示寫0到存儲位元。此時輸出緩沖器和刷新緩沖器關(guān)閉，輸入緩沖器打開，輸入數(shù)據(jù)DIN=0送到存儲元位線上；行選線為高，打開MOS管，于是電容上的電荷通過MOS管和位線放電，表示存儲了0。,4、圖(c)表示從存儲位元讀出1。輸入緩沖器和刷新緩沖器關(guān)閉，輸出緩沖器/讀放打開（R/W為高）。行選線為高，打開MOS管，電容上所存儲的1送到位線上，通過輸出緩沖器/讀出放大

15、器發(fā)送到DOUT,即DOUT=1。,5、圖(d)表示(c)讀出1后存儲位元重寫1。由于(c)中讀出1是破壞性讀出，必須恢復(fù)存儲位元中原存的1。此時輸入緩沖器關(guān)閉，刷新緩沖器打開，輸出緩沖器/讀放打開，DOUT=1經(jīng)刷新緩沖器送到位線上，再經(jīng)MOS管寫到電容上。注意，輸入緩沖器與輸出緩沖器總是互鎖的。這是因為讀操作和寫操作是互斥的，不會同時發(fā)生。,(2) 動態(tài) RAM 芯片舉例, 三管動態(tài) RAM 芯片 (Intel 1103) 讀,4.2,讀 寫 控 制 電 路, 三管動態(tài) RAM 芯片 (Intel 1103) 寫,4.2,4.2, 三管動態(tài) RAM 芯片 (Intel 1103) 寫,4.

16、2, 三管動態(tài) RAM 芯片 (Intel 1103) 寫,4.2, 三管動態(tài) RAM 芯片 (Intel 1103) 寫,4.2, 三管動態(tài) RAM 芯片 (Intel 1103) 寫,4.2, 三管動態(tài) RAM 芯片 (Intel 1103) 寫,4.2, 三管動態(tài) RAM 芯片 (Intel 1103) 寫,讀 寫 控 制 電 路,4.2, 三管動態(tài) RAM 芯片 (Intel 1103) 寫,讀 寫 控 制 電 路,4.2, 三管動態(tài) RAM 芯片 (Intel 1103) 寫,讀 寫 控 制 電 路, 單管動態(tài) RAM 4116 (16K 1位) 外特性,4.2, 4116 (16K

17、 1位) 芯片 讀 原理,4.2,63,0,0,0, 4116 (16K 1位) 芯片 寫 原理,4.2,63,0,(3) 動態(tài) RAM 時序,行、列地址分開傳送,寫時序,數(shù)據(jù) DOUT 有效,數(shù)據(jù) DIN 有效,讀時序,4.2,(4) 動態(tài) RAM 刷新,刷新與行地址有關(guān),“死時間率” 為 32/4000 100% = 0.8%,“死區(qū)” 為 0.5 s 32 = 16 s,4.2,以 32 32 矩陣為例,tC = tM + tR,無 “死區(qū)”, 分散刷新（存取周期為1s）,(存取周期為 0.5 s + 0.5 s),4.2,以 128 128 矩陣為例, 分散刷新與集中刷新相結(jié)合,對于

18、128 128 的存儲芯片（存取周期為 0.5s）,將刷新安排在指令譯碼階段，不會出現(xiàn) “死區(qū)”,“死區(qū)” 為 0.5 s,若每隔 2 ms 集中刷新一次,“死區(qū)” 為 64 s,4.2,3. 動態(tài) RAM 和靜態(tài) RAM 的比較,存儲原理,集成度,芯片引腳,功耗,價格,速度,刷新,4.2,CDRAM存儲器,CDRAM帶高速緩沖存儲器（cache）的動態(tài)存儲器，它是在通常的DRAM芯片內(nèi)又集成了一個小容量的SRAM，從而使DRAM芯片的性能得到顯著改進(jìn)。如圖所示出1M4位CDRAM芯片的結(jié)構(gòu)框圖，其中SRAM為5124位。,四、只讀存儲器（ROM）,1. 掩膜 ROM ( MROM ),行列選

19、擇線交叉處有 MOS 管為“1”,行列選擇線交叉處無 MOS 管為“0”,四、只讀存儲器（ROM）,2. PROM (一次性編程),4.2,3. EPROM (多次性編程 ),(1) N型溝道浮動?xùn)?MOS 電路,紫外線全部擦洗,4.2,(2) 2716 EPROM 的邏輯圖和引腳,4.2,4. EEPROM (多次性編程 ),電可擦寫,局部擦寫,全部擦寫,5. Flash Memory (快擦型存儲器),比 E2PROM快,4.2,EPROM,價格便宜 集成度高,EEPROM,電可擦洗重寫,具備 RAM 功能,FLASH存儲器也翻譯成閃速存儲器，它是高密度非失易失性的讀/寫存儲器。高密度意味

20、著它具有巨大比特數(shù)目的存儲容量。非易失性意味著存放的數(shù)據(jù)在沒有電源的情況下可以長期保存?？傊扔蠷AM的優(yōu)點，又有ROM的優(yōu)點，稱得上是存儲技術(shù)劃時代的進(jìn)展。,5. Flash Memory (快擦型存儲器),FLASH存儲元在EPROM存儲元基礎(chǔ)上發(fā)展起來的，由此可以看出創(chuàng)新與繼承的關(guān)系。 如右圖所示為閃速存儲器中的存儲元，由單個MOS晶體管組成，除漏極D和源極S外，還有一個控制柵和浮空柵。,5. Flash Memory (快擦型存儲器),“0”狀態(tài)：當(dāng)控制柵加上足夠的正電壓時，浮空柵將儲存許多電子帶負(fù)電，這意味著浮空柵上有很多負(fù)電荷，這種情況我們定義存儲元處于0狀態(tài)。 “1”狀態(tài)：如

21、果控制柵不加正電壓，浮空柵則只有少許電子或不帶電荷，這種情況我們定義為存儲元處于1狀態(tài)。 浮空柵上的電荷量決定了讀取操作時，加在柵極上的控制電壓能否開啟MOS管，并產(chǎn)生從漏極D到源極S的電流。,編程操作：實際上是寫操作。所有存儲元的原始狀態(tài)均處“1”狀態(tài)，這是因為擦除操作時控制柵不加正電壓。編程操作的目的是為存儲元的浮空柵補(bǔ)充電子，從而使存儲元改寫成“0”狀態(tài)。如果某存儲元仍保持“1”狀態(tài)，則控制柵就不加正電壓。 如圖(a)表示編程操作時存儲元寫0、寫1的情況。實際上編程時只寫0，不寫1，因為存儲元擦除后原始狀態(tài)全為1。要寫0，就是要在控制柵C上加正電壓。一旦存儲元被編程，存儲的數(shù)據(jù)可保持10

22、0年之久而無需外電源。,讀取操作：控制柵加上正電壓。浮空柵上的負(fù)電荷量將決定是否可以開啟MOS晶體管。如果存儲元原存1，可認(rèn)為浮空柵不帶負(fù)電，控制柵上的正電壓足以開啟晶體管。如果存儲元原存0，可認(rèn)為浮空柵帶負(fù)電，控制柵上的正電壓不足以克服浮動?xùn)派系呢?fù)電量，晶體管不能開啟導(dǎo)通。 當(dāng)MOS晶體管開啟導(dǎo)通時，電源VD提供從漏極D到源極S的電流。讀出電路檢測到有電流，表示存儲元中存1，若讀出電路檢測到無電流，表示存儲元中存0，如圖(b)所示。,擦除操作：所有的存儲元中浮空柵上的負(fù)電荷要全部洩放出去。為此晶體管源極S加上正電壓，這與編程操作正好相反，見圖(c)所示。源極S上的正電壓吸收浮空柵中的電子，從

23、而使全部存儲元變成1狀態(tài)。,4.3 并行存儲器,由于CPU和主存儲器之間在速度上是不匹配的，這種情況便成為限制高速計算機(jī)設(shè)計的主要問題。為了提高CPU和主存之間的數(shù)據(jù)傳輸率，除了主存采用更高速的技術(shù)來縮短讀出時間外，還可以采用并行技術(shù)的存儲器。 解決途徑 多個存儲器并行工作 并行訪問和交叉訪問 設(shè)置各種緩沖器 通用寄存器 采用分層的存儲系統(tǒng) Cache 虛擬存儲系統(tǒng),并行存儲器,一、雙端口存儲器 1、雙端口存儲器的邏輯結(jié)構(gòu) 雙端口存儲器由于同一個存儲器具有兩組相互獨立的讀寫控制電路而得名。由于進(jìn)行并行的獨立操作，因而是一種高速工作的存儲器，在科研和工程中非常有用。,并行存儲器,并行存儲器,2、

24、無沖突讀寫控制 當(dāng)兩個端口的地址不相同時，在兩個端口上進(jìn)行讀寫操作，一定不會發(fā)生沖突。當(dāng)任一端口被選中驅(qū)動時，就可對整個存儲器進(jìn)行存取，每一個端口都有自己的片選控制(CE)和輸出驅(qū)動控制(OE)。讀操作時，端口的OE(低電平有效)打開輸出驅(qū)動器，由存儲矩陣讀出的數(shù)據(jù)就出現(xiàn)在I/O線上。 3、有沖突讀寫控制 當(dāng)兩個端口同時存取存儲器同一存儲單元時，便發(fā)生讀寫沖突。為解決此問題，特設(shè)置了BUSY標(biāo)志。在這種情況下，片上的判斷邏輯可以決定對哪個端口優(yōu)先進(jìn)行讀寫操作，而對另一個被延遲的端口置BUSY標(biāo)志(BUSY變?yōu)榈碗娖?，即暫時關(guān)閉此端口。,并行存儲器,4、有沖突讀寫控制判斷方法 (1)如果地址匹

25、配且在CE之前有效，片上的控制邏輯在CEL和CER之間進(jìn)行判斷來選擇端口(CE判斷)。 (2)如果CE在地址匹配之前變低，片上的控制邏輯在左、右地址間進(jìn)行判斷來選擇端口(地址有效判斷)。 無論采用哪種判斷方式，延遲端口的BUSY標(biāo)志都將置位而關(guān)閉此端口，而當(dāng)允許存取的端口完成操作時，延遲端口BUSY標(biāo)志才進(jìn)行復(fù)位而打開此端口。,雙端口存儲器,并行存儲器,二、多模塊交叉存儲器：一個由若干個模塊組成的主存儲器是線性編址的。這些地址在各模塊中如何安排，有兩種方式：一種是順序方式，一種是交叉方式,并行存儲器,1、順序方式 例M0M3共四個模塊，則每個模塊8個字 順序方式： M0：07 M1：815 M

26、2：1623 M3：2431 5位地址組織如下： X X X X X 高位選模塊，低位選塊內(nèi)地址 特點：某個模塊進(jìn)行存取時，其他模塊不工作，優(yōu)點是某一模塊出現(xiàn)故障時，其他模塊可以照常工作，通過增添模塊來擴(kuò)充存儲器容量比較方便。缺點是各模塊串行工作，存儲器的帶寬受到了限制。,并行存儲器,2、交叉方式： 例M0M3共四個模塊，則每個模塊8個字 M0：0，4,.除以4余數(shù)為0 M1：1，5,.除以4余數(shù)為1 M2：2，6,.除以4余數(shù)為2 M3：3，7,.除以4余數(shù)為3 5位地址組織如下： X X X X X 高位選塊內(nèi)地址，低位選模塊 特點：連續(xù)地址分布在相鄰的不同模塊內(nèi)，同一個模塊內(nèi)的地址都是不

27、連續(xù)的。優(yōu)點是對連續(xù)字的成塊傳送可實現(xiàn)多模塊流水式并行存取，大大提高存儲器的帶寬。使用場合為成批數(shù)據(jù)讀取。,并行存儲器,3、多模塊交叉存儲器的基本結(jié)構(gòu) 右圖為四模塊交叉存儲器結(jié)構(gòu)框圖。主存被分成4個相互獨立、容量相同的模塊M0，M1，M2，M3，每個模塊都有自己的讀寫控制電路、地址寄存器和數(shù)據(jù)寄存器，各自以等同的方式與CPU傳送信息。在理想情況下，如果程序段或數(shù)據(jù)塊都是連續(xù)地在主存中存取，那么將大大提高主存的訪問速度。,并行存儲器,通常在一個存儲器周期內(nèi)，n個存儲體必須分時啟動，則各個存儲體的啟動間隔為 （n為交叉存取度） 整個存儲器的存取速度有望提高n倍,設(shè)存儲器容量為32字，字長64位，模

28、塊數(shù)m=4，分別用順序方式和交叉方式進(jìn)行組織。存儲周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期=50ns。若連續(xù)讀出4個字，問順序存儲器和交叉存儲器的帶寬各是多少?,解： 順序存儲器和交叉存儲器連續(xù)讀出m=4個字的信息總量都是： q=64b4=256b 順序存儲器和交叉存儲器連續(xù)讀出4個字所需的時間分別是： t2=mT=4200ns=800ns=810-7s t1=T+(m-1)t=200ns+3x50ns=350ns=3.510-7s 順序存儲器和交叉存儲器的帶寬分別是： W2=q/t2=256b(810-7)s=320Mb/s W1=q/t1=256b(3.510-7)s=730

29、Mb/s,二模塊交叉存儲器舉例,并行存儲器,相聯(lián)存儲器 原理：按內(nèi)容存取的存儲器，可以選擇記錄（關(guān)鍵字）的一個字段作為地址 組成：見下一頁圖 主要用途：在虛擬存儲器中存放段表、頁表和快表，也可以作Cache的行地址,并行存儲器,4.4 高速緩沖存儲器(cache),一、概述,1. 問題的提出,避免 CPU “空等” 現(xiàn)象,CPU 和主存（DRAM）的速度差異,容量小 速度高,容量大 速度低,程序訪問的局部性原理,早期的一級Cache在CPU內(nèi)，二級在主板上 現(xiàn)在的CPU內(nèi)帶L1 Cahe和L2 Cahe 全由硬件調(diào)度，對用戶透明,Cache存儲器,cache基本原理小結(jié)： cache是介于CP

30、U和主存M2之間的小容量存儲器，但存取速度比主存快。主存容量配置幾百MB的情況下，cache的典型值是幾百KB。cache能高速地向CPU提供指令和數(shù)據(jù)，從而加快了程序的執(zhí)行速度。從功能上看，它是主存的緩沖存儲器，由高速的SRAM組成。為追求高速，包括管理在內(nèi)的全部功能由硬件實現(xiàn)，因而對程序員是透明的。 Cache的設(shè)計依據(jù):CPU這次訪問過的數(shù)據(jù)，下次有很大的可能也是訪問附近的數(shù)據(jù)。 CPU與Cache之間的數(shù)據(jù)傳送是以字為單位 主存與Cache之間的數(shù)據(jù)傳送是以塊為單位 CPU讀主存時，便把地址同時送給Cache和主存，Cache控制邏輯依據(jù)地址判斷此字是否在Cache中，若在此字立即傳送

31、給CPU ，否則，則用主存讀周期把此字從主存讀出送到CPU，與此同時，把含有這個字的整個數(shù)據(jù)塊從主存讀出送到cache中。,2. Cache 的工作原理,(1) 主存和緩存的編址,主存和緩存按塊存儲 塊的大小相同,B 為塊長,(2) 命中與未命中,M C,主存塊 調(diào)入 緩存,主存塊與緩存塊 建立 了對應(yīng)關(guān)系,用 標(biāo)記記錄 與某緩存塊建立了對應(yīng)關(guān)系的 主存塊塊號,主存塊與緩存塊 未建立 對應(yīng)關(guān)系,主存塊 未調(diào)入 緩存,4.3,(3) Cache 的命中率,CPU 欲訪問的信息在 Cache 中的 比率,命中率 與 Cache 的 容量 與 塊長 有關(guān),一般每塊可取 4 至 8 個字,塊長取一個存

32、取周期內(nèi)從主存調(diào)出的信息長度,CRAY_1 16體交叉 塊長取 16 個存儲字,IBM 370/168 4體交叉 塊長取 4 個存儲字,（64位4 = 256位）,4.3,3. Cache 的基本結(jié)構(gòu),由 CPU 完成,4.3,4. Cache 的 讀寫 操作,寫,Cache 和主存的一致性,讀,4.3,例 CPU執(zhí)行一段程序時，cache完成存取的次數(shù)為1900次，主存完成存取的次數(shù)為100次，已知cache存取周期為50ns，主存存取周期為250ns，求cache/主存系統(tǒng)的效率和平均訪問時間。,公式,命中率 Cache/主存系統(tǒng)的平均訪問時間 訪問效率 Cache與內(nèi)存的速度比,二、Ca

33、che 主存的地址映象,1. 直接映象,每個緩存塊 i 可以和 若干 個 主存塊 對應(yīng),每個主存塊 j 只能和 一 個 緩存塊 對應(yīng),i = j mod C,4.3,2. 全相聯(lián)映象,主存 中的 任一塊 可以映象到 緩存 中的 任一塊,4.3,某一主存塊 j 按模 Q 映射到 緩存 的第 i 組中的 任一塊,i = j mod Q,3. 組相聯(lián)映象,4.3,替換策略,LFU（最不經(jīng)常使用 ）：被訪問的行計數(shù)器增加1，換值小的行，不能反映近期cache的訪問情況， LRU（近期最少使用） ：被訪問的行計數(shù)器置0，其他的計數(shù)器增加1，換值大的行，符合cache的工作原理 隨機(jī)替換：隨機(jī)替換策略實際

34、上是不要什么算法，從特定的行位置中隨機(jī)地選取一行換出即可。這種策略在硬件上容易實現(xiàn)，且速度也比前兩種策略快。缺點是隨意換出的數(shù)據(jù)很可能馬上又要使用，從而降低命中率和cache工作效率。但這個不足隨著cache容量增大而減小。隨機(jī)替換策略的功效只是稍遜于前兩種策略。,替換策略,例子：設(shè)cache有1、2、3、4共4個塊，a、b、c、d等為主存中的塊,訪問順序依次如下：a、b、c、d、b、b、c、c、d、d、a ,下次若要再訪問e塊。問，采用LFU和LRU算法替換結(jié)果是不是相同？,寫操作策略,由于cache的內(nèi)容只是主存部分內(nèi)容的拷貝，它應(yīng)當(dāng)與主存內(nèi)容保持一致。而CPU對cache的寫入更改了ca

35、che的內(nèi)容。如何與主存內(nèi)容保持一致，可選用如下三種寫操作策略。 寫回法：換出時，對行的修改位進(jìn)行判斷，決定是寫回還是舍掉。 全寫法：寫命中時，Cache與內(nèi)存一起寫 寫一次法：與寫回法一致，但是第一次Cache命中時采用全寫法。,Pentium PC的Cache,2級cache結(jié)構(gòu) L2內(nèi)容是主存的子集 L1內(nèi)容是L2的子集 L1分成8K的指令cache和8K的數(shù)據(jù)cache 指令cache是單端口256位，只讀 數(shù)據(jù)cache是雙端口（每個32位），讀寫，采用2路組相聯(lián)結(jié)構(gòu)128組*2行/組*32字節(jié)/行=8KB字節(jié),Pentium PC的Cache,存儲器讀寫總線周期 256為淬發(fā)式傳送

36、 64位傳送 數(shù)據(jù)一致性的保持 L1采用寫一次法 L2采用寫回法,返回,虛擬存儲器,虛擬存儲器(Virtual Memory)：有層次結(jié)構(gòu)存儲器的計算機(jī)系統(tǒng)中，自動實現(xiàn)部分裝入和部分替換功能，能從邏輯上為用戶提供一個比物理貯存容量大得多，可尋址的“主存儲器”。虛擬存儲區(qū)的容量與物理主存大小無關(guān)，而受限于計算機(jī)的地址結(jié)構(gòu)和可用磁盤容量。,虛擬存儲器,虛擬存儲器是由硬件和操作系統(tǒng)自動實現(xiàn)存儲信息調(diào)度和管理的。它的工作過程包括6個步驟：中央處理器訪問主存的邏輯地址分解成組號a和組內(nèi)地址b，并對組號a進(jìn)行地址變換，即將邏輯組號a作為索引，查地址變換表，以確定該組信息是否存放在主存內(nèi)。如該組號已在主存內(nèi)

37、，則轉(zhuǎn)而執(zhí)行；如果該組號不在主存內(nèi)，則檢查主存中是否有空閑區(qū)，如果沒有，便將某個暫時不用的組調(diào)出送往輔存，以便將這組信息調(diào)入主存。從輔存讀出所要的組，并送到主存空閑區(qū)，然后將那個空閑的物理組號a和邏輯組號a登錄在地址變換表中。從地址變換表讀出與邏輯組號a對應(yīng)的物理組號a。從物理組號a和組內(nèi)字節(jié)地址b得到物理地址。根據(jù)物理地址從主存中存取必要的信息,虛擬存儲器,虛擬存儲器與Cache比較： 不同點：主存/Cache的訪問“時間比”較小，典型的為10:1，每次傳送的頁較小； 輔存/主存的訪問“時間比”較大，典型的為100:11000:1，每次傳送的頁較大； 相同點：把程序中常用的部分駐留在高速的存

38、儲器中 不用的部分放在低速的存儲器中 換入換出由硬件或操作系統(tǒng)完成，對用戶透明 降低價格、增大性價比。,虛擬存儲器,虛似存儲器的功能與特點 虛擬存儲器是“主存外存”層次； 使計算機(jī)的存取容量達(dá)到輔存的容量； 使計算機(jī)存儲速度接近主存的速度； 使計算機(jī)整個存儲系統(tǒng)的成本接近輔存的成本。 主存外存層次的基本信息傳送單位可采用三種不同的方案：段、頁或段頁，這就形成了 頁式虛擬存儲器 段式虛擬存儲器 段頁式虛擬存儲器。,虛擬存儲器,1、頁式虛擬存儲器 概念 以頁為信息傳送單位的虛擬存儲器，即在這種虛擬存儲器中，不論是虛擬空間，還是主存空間都被分成大小相等的頁，稱為頁面。 （A）邏輯頁：虛存空間，虛擬地

39、址分為兩個字段：高位字段為邏輯頁號，低位字段為頁內(nèi)行地址； （B）物理頁：主存空間，實存地址也分為兩個字段：高位字段為物理頁號，低位字段為頁內(nèi)行地址 頁面大小都是相等的，所以頁內(nèi)行地址(位數(shù))是相等的。,虛擬存儲器,1、頁式虛擬存儲器 工作原理 一般方法 （A）CPU提供虛地址：邏輯地址+頁內(nèi)地址 （B）訪問頁表：頁表基址寄存器+邏輯頁號 （C）查表。若頁面命中：主存地址：物理頁號+頁內(nèi)地址 若未命中：啟動I/O系統(tǒng)，從外存調(diào)入主存。 改進(jìn) 快表+慢表方法：快表由硬件組成，只是慢表的小副本。查表時，由邏輯頁號同時去查快表和慢表，當(dāng)在快表中有此邏輯頁號時，就能很快地把找到的對應(yīng)的物理頁號送入主存

40、地址寄存器，并使慢表的查找作廢。如果在快表中查不到，那就要多一個訪問主存的時間查慢表，從中查到物理頁號送入實存地址寄存器，同時，將此邏輯頁號和對應(yīng)的物理頁號送入快表，替換快表中應(yīng)該移掉的內(nèi)容。 優(yōu)點：管理方便，空間利用率高 缺點：頁的處理，保護(hù)，共享等不方便。,虛擬存儲器,虛擬存儲器,2、段式虛擬存儲器 段式虛擬存儲器是以程序的邏輯結(jié)構(gòu)所形成的段(如過程，子程度等)作為主存空間分配單位的虛擬存儲管理方式，由于各段的長度因程序而異，虛擬地址由段號和段內(nèi)地址組成。 為了把虛擬地址變換成實存地址，需要一個段表，段表是表示虛段(程序的邏輯結(jié)構(gòu))與實段(主存中所存放的位置)之間關(guān)系的對照表，段表也是一個

41、段，每一段駐留在主存中，也可存放在外存中，需要時再調(diào)入主存。 虛存地址：段號+段內(nèi)地址 地址變換,虛擬存儲器,2、段式虛擬存儲器 段式虛擬存儲器的優(yōu)缺點： （1）優(yōu)點： 段的界線分明，就是程序的自然分界。 段易于編譯、管理、修改和保護(hù)。 便于多道程序共享。 某些類似的段(如堆棧，隊例)具有可變長度，允許自由調(diào)度，以便有效利用主存空間。 （2）缺點：由于段的長度各不相同，段的起點和終點不定，給主存空間分配帶來麻煩。容易在段間留下許多空余的零碎主存空間，不好利用，造成浪費。,虛擬存儲器,虛擬存儲器,3、段頁式虛擬存儲器 段頁式虛擬存儲器是段式虛擬存儲器和頁式虛擬存儲器的結(jié)合。在這種方式中，把程序按

42、邏輯單位分段以后，再把段分成固定大小的頁。程序在主存的調(diào)入調(diào)出操作是按頁面為單位進(jìn)行的，但又可以按段實現(xiàn)共享和保護(hù)。 可兼顧頁式和段式的優(yōu)點，其缺點是在地址變換過程中需要多次查表。 地址變換 在段頁式虛擬存儲器中，每道程序是通過一個段表和一組頁表進(jìn)行定位的。段表中的每一個表目對應(yīng)一個段，每個表目有一個指向該段的頁表起始地址(頁號)及該段的控制保護(hù)信息。由頁表指明該段各頁在主存中的位置以及是否已裝入、已修改等狀態(tài)信息。目前，大中型機(jī)一般都采用這種段頁式存儲管理方式。,虛擬存儲器,3、段頁式虛擬存儲器 多道程序：指有多個用戶在機(jī)器上運(yùn)行的情況，以多道程序為例：其虛擬地址應(yīng)包括基號(用戶標(biāo)志號)、段

43、號、頁號、頁內(nèi)地址，格式如下： 每道程序由若干段組成，每段又由若干頁組成。由基號指明該道程序的段表起始地址(存放在基址寄存器中)；由段表指明該段頁表的起始地址；由頁表指明該段各頁在主存中的位置以及是否裝入修改等控制信息。 設(shè)有四道程序(用戶標(biāo)志號為A、B、C、D)，其基址寄存器內(nèi)容分別為SA 、SB 、SC 、SD ，其邏輯地址到物理地址變換過程如圖6.35所示，在主存中，每道程序有一個段表，A程序有3段，D程序有3段；每段有一張頁表。段表的每行就表示相應(yīng)頁表的起始地址，而頁表內(nèi)的每行即為相應(yīng)的物理頁號。,虛擬存儲器,圖4.35 段頁式虛擬存貯器的地址變換,基號（用戶號） D 段號 1 頁號

44、0 頁內(nèi)地址 d,程序邏輯地址,A B C D,SA SB SC SD,D程序2段頁表,D程序1段頁表,D程序0段頁表,D程序段表,A程序段表,基址寄存器,c+0 c+1 c+2,7 8 9,a b,SD+0 SD+1 SD+2,SA+0 SA+1 SA+2,b+0 b+1,4 5,1 2,a+0 a+1,頁號 頁內(nèi)地址,實存地址,4,存儲保護(hù),由于多個用戶對主存的共享，就有多個用戶程序和系統(tǒng)軟件存于主存中。為使系統(tǒng)能正常工作，要防止由于一個用戶程序出錯而破壞其他用戶的程序和系統(tǒng)軟件，還要防止用戶程序不合法地訪問不是分配給它的主存區(qū)域。為此，系統(tǒng)應(yīng)提供存儲保護(hù)。 存儲保護(hù)主要包括： 存儲區(qū)域保護(hù)