1、2020年9月8日星期二,1,1組合邏輯電路的分析與設計方法,2 加法器,3 編碼器,4 譯碼器,5 數據選擇器,6 數據分配器,第7章 組合邏輯電路,2020年9月8日星期二,2,組合電路：輸出僅由輸入決定，與電路當前狀態(tài)無關；電路結構中無反饋回路（無記憶）,組合邏輯電路的分析與設計方法,2020年9月8日星期二,3,1、根據給定的邏輯電路圖寫出函數的邏輯表達式。 2、用卡諾圖或公式法化簡，求出最簡與或表達式。 3、列真值表。 4、說明電路的邏輯功能。,分析(電路功能),一般步驟為,1 組合邏輯電路的分析,2020年9月8日星期二,4,邏輯圖,邏輯表達式,1,1,最簡與或表達式,化簡,2,2

2、,逐級寫出,例：,2020年9月8日星期二,5,最簡與或表達式,3,真值表,3,4,電路的邏輯功能,是一種3人表決電路：只要有2票或3票同意，表決就通過。,4,2020年9月8日星期二,6,邏輯圖,邏輯表達式,例：,最簡與或表達式,2020年9月8日星期二,7,真值表,用與非門實現,輸出Y只與輸入A、B有關，而與輸入C無關。Y和A、B的邏輯關系為：A、B中只要一個為0，Y=1；A、B全為1時，Y=0。所以Y和A、B的邏輯關系為與非運算關系。,電路的邏輯功能,2020年9月8日星期二,8,設計(功能電路) 設計一般步驟為 1、邏輯抽象（確定輸入輸出變量；設定變量；狀態(tài)賦值）。 2、列真值表。 3

3、、化簡成最簡表達式。 4、根據最簡表達式或適當變形后的函數表達式，畫出邏輯圖。,2 組合邏輯電路的設計,2020年9月8日星期二,9,真值表,電路邏輯抽象,例：設計一個樓上、樓下開關的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關打開電燈，上樓后，用樓上開關關滅電燈；或者在下樓前，用樓上開關打開電燈，下樓后，用樓下開關關滅電燈。,設樓上開關為A，樓下開關為B，燈泡為Y。并設A、B閉合時為1，斷開時為0；燈亮時Y為1，燈滅時Y為0。根據邏輯要求列出真值表。,2020年9月8日星期二,10,邏輯表達式或化簡,已為最簡與或表達式,邏輯變換,邏輯電路圖,用與非門實現,用異或門實現,2020年

4、9月8日星期二,11,真值表,電路邏輯抽象,邏輯表達式,例：用與非門設計一個舉重裁判表決電路。設舉重比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴完全舉上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮。,設主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據邏輯要求列出真值表。,2020年9月8日星期二,12,卡諾圖,最簡與或表達式,化簡,邏輯變換,邏輯電路圖,化簡,1,1,1,Y=,AB,+AC,2020年9月8日星期二,13,練習：1 交通燈紅，黃，綠，正常情況下，一盞燈亮。設計非正常情況報警電路，并用電路

5、圖實現。 2 四臺設備，每臺用戶均為10 KW，若這四臺設備由F1，F2兩臺發(fā)動機供電，其中，F1的功率為10KW，F2的功率為20KW。四臺設備不能同時工作，也不能均不工作。設計發(fā)動機供電電路。,2020年9月8日星期二,14,小結,組合電路的特點：在任何時刻的輸出只取決于當時的輸入信號，而與電路原來所處的狀態(tài)無關。 組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達式、卡諾圖和波形圖等5種方法來描述，它們在本質上是相通的，可以互相轉換。 組合電路的分析步驟：邏輯圖寫出邏輯表達式化簡列真值表邏輯功能描述。 組合電路的設計步驟：列出真值表寫出邏輯表達式或畫出卡諾圖邏輯表達式化簡和變換畫出邏輯圖。,

6、2020年9月8日星期二,15,1、半加器,半加器和全加器,兩個1位二進制數進行相加而求得和及進位的邏輯電路稱為半加器。,加數,本位的和,向高位的進位,加法器,2020年9月8日星期二,16,2、全加器,Ai、Bi：加數， Ci-1：低位來的進位，Si：本位的和， Ci：向高位的進位。,對兩個1位二進制數進行相加并考慮低位來的進位，即相當于3個1位二進制數相加，求得和及進位的邏輯電路稱為全加器。,2020年9月8日星期二,17,全加器的邏輯圖和邏輯符號,2020年9月8日星期二,18,用與門實現,2020年9月8日星期二,19,實現多位二進制數相加的電路稱為加法器。,1、串行進位加法器,加法器

7、,構成：把n位全加器串聯起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。,特點：進位信號是由低位向高位逐級傳遞的，速度不高。,2020年9月8日星期二,20,2、超前進位加法器,進位表達式,和表達式,4位超前進位加法器遞推公式,2020年9月8日星期二,21,超前進位發(fā)生器,2020年9月8日星期二,22,小結,能對兩個1位二進制數進行相加而求得和及進位的邏輯電路稱為半加器。 能對兩個1位二進制數進行相加并考慮低位來的進位，即相當于3個1位二進制數的相加，求得和及進位的邏輯電路稱為全加器。 實現多位二進制數相加的電路稱為加法器。 按照進位方式的不同，加法器分為串行進位加法器和超前進

8、位加法器兩種。串行進位加法器電路簡單、但速度較慢，超前進位加法器速度較快、但電路復雜。,2020年9月8日星期二,23,編碼器,編碼器（Encoder）的概念,用文字、符號或數碼表示特定對象的過程稱為編碼。在數字電路中用二進制代碼表示有關的信號稱為二進制編碼。 實現編碼操作的電路就是編碼器。按照被編碼信號的不同特點和要求，有普通編碼器、優(yōu)先編碼器、二十進制編碼器 之分。,使用編碼技術可以大大減少數字電路系統(tǒng)中信號傳輸線的條數，同時便于信號的接收和處理。 例如：一個由8個開關組成的鍵盤， 直接接入：需要8條信號傳輸線； 編碼器：只需要3條數據線。（每組輸入狀態(tài)對應一組3位二進制代碼）,2020年

9、9月8日星期二,24,輸入：I0I7 8個高電平信號， 輸出：3位二進制代碼Y2Y1Y0。 故也稱為8線3線編碼器。,普通編碼器,用n位二進制代碼可對N2n個輸入信號進行編碼，輸出相應的n位二進制代碼。,特點：輸入I0I7當中只允許一個輸入變量有效，即取值為1（高電平有效）。,三位二進制普通編碼器,2020年9月8日星期二,25,3位二進制編碼器的真值表,2020年9月8日星期二,26,邏輯表達式,邏輯圖,2020年9月8日星期二,27,一般編碼器輸入信號之間是互相排斥的，在任何時刻只允許一個輸入端請求編碼，否則輸出發(fā)生混亂。,優(yōu)先編碼器則允許多個輸入信號同時要求編碼。優(yōu)先編碼器的輸入信號有不

10、同的優(yōu)先級別，多于一個信號同時要求編碼時，只對其中優(yōu)先級別最高的信號進行編碼。因此，在編碼時必須根據輕重緩急，規(guī)定好輸入信號的優(yōu)先級別。,允許同時輸入多數個編碼信號，并只對其中優(yōu)先權最高的信號進行編碼輸出的電路。,二進制優(yōu)先編碼器,2020年9月8日星期二,28,3位二進制優(yōu)先編碼器,在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的。,設I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。,功能表,輸入高電平有效,輸出以原碼輸出,2020年9月8日星期二,29,邏輯表達式,2020年9月8日星期二,30,邏輯圖,8線-3線優(yōu)先編碼器,如果要求輸出以反碼輸出、輸入低電平有效，只要在圖中的每一個輸出端和輸

11、入端都加上反相器就可以了。,2020年9月8日星期二,31,集成8線3線優(yōu)先編碼器74LS148,2020年9月8日星期二,32,8線3線優(yōu)先編碼器74LS148邏輯符號圖,2020年9月8日星期二,33,74LS148功能表,輸入：邏輯0(低電平）有效,輸出：反碼輸出,注意：,2020年9月8日星期二,34,電路擴展應用：,輸入信號的連接；,級聯問題（芯片工作的優(yōu)先級）；,輸出信號的連接。,解：輸入信號 需用兩片,2020年9月8日星期二,35,級聯問題,高優(yōu)先級,低優(yōu)先級,輸出信號,2020年9月8日星期二,36,74LS148擴展的16線4線優(yōu)先編碼器,2020年9月8日星期二,37,二

12、 十進制編碼器,1. 8421 BCD碼編碼器,輸入10個互斥的數碼輸出4位二進制代碼,真值表,將09十個十進制數轉換為二進制代碼的電路，稱為二十進制編碼器。最常見的二十進制編碼器是8421碼編碼器。,2020年9月8日星期二,38,邏輯表達式,邏輯圖,2020年9月8日星期二,39,8421 BCD碼優(yōu)先編碼器,真值表,輸入：邏輯1(高電平）有效,輸出：原碼輸出,2020年9月8日星期二,40,邏輯表達式,2020年9月8日星期二,41,邏輯圖,2020年9月8日星期二,42,集成10線-4線優(yōu)先編碼器,引腳圖,輸入低電平有效,輸出以反碼輸出,2020年9月8日星期二,43,74LS147功

13、能表,2020年9月8日星期二,44,編碼器小結,用二進制代碼表示特定對象的過程稱為編碼；實現編碼操作的電路稱為編碼器。 編碼器分二進制編碼器和十進制編碼器，各種編碼器的工作原理類似，設計方法也相同。集成二進制編碼器和集成十進制編碼器均采用優(yōu)先編碼方案。,2020年9月8日星期二,45,*模型,全譯碼器,部分譯碼器,譯碼器,把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現譯碼操作的電路稱為譯碼器。,譯碼器就是把一種代碼轉換成另一種代碼的電路。,2020年9月8日星期二,46,譯碼是編碼的逆過程。,將表示特定意義信息的二進制代碼翻譯出來。,譯碼器(即 Decoder),實現譯碼功能的電路,202

14、0年9月8日星期二,47,譯碼器,二進制譯碼器,非二進制譯碼器,熒光顯示譯碼器,變量譯碼器,顯示譯碼器,液晶顯示譯碼器,按顯示材料,按顯示內容,發(fā)光二極管譯碼器,文字譯碼器,數字譯碼器,符號譯碼器,2020年9月8日星期二,48,二進制譯碼器,設二進制譯碼器的輸入端為n個，則輸出端為2n個，且對應于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。,二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。,全譯碼器,2020年9月8日星期二,49,2線4線譯碼器真值表,邏輯函數：,2線4線譯碼器電路,2線4線譯碼器,2020年9月8日星期二,50,3線8線譯碼

15、器74LS138：,控制電路：,2020年9月8日星期二,51,3線8線譯碼器74LS138的功能表,片選選通，輸入某種狀態(tài)，則對應的最小項輸出項為0。,2020年9月8日星期二,52,74LS138 邏輯功能示意圖,3 位二進制碼輸入端,8 個譯碼輸出端 低電平有效。,2020年9月8日星期二,53,解：輸出信號,輸入信號和級聯問題,2020年9月8日星期二,54,74LS138的級聯,3線-8線譯碼器擴展成4線-16線譯碼器,2020年9月8日星期二,55,74LS138擴展的4線16線譯碼器,2020年9月8日星期二,56,二進制譯碼器的應用很廣，典型的應用有以下幾種： 實現存儲系統(tǒng)的地

16、址譯碼； 實現邏輯函數； 帶使能端的譯碼器可用作數據分配器。,譯碼器的應用,2020年9月8日星期二,57,用譯碼器實現邏輯函數,寫出函數的標準與或表達式（最小項之和），并變換為與非-與非形式 ；,畫出用二進制譯碼器和與非門實現這些函數的接線圖。,n線2n線譯碼器有2n個代碼組合，包含了n變量函數的全部最小項。當譯碼器的使能端有效時，每個輸出（一般為低電平輸出）對應相應的最小項,即 。因此只要將函數的輸入變量加至譯碼器的地址輸入端，并在輸出端輔以少量的門電路，便可以實現邏輯函數。,一般步驟：,2020年9月8日星期二,58,例：試利用3線8線譯碼器74LS138設計一個多輸出的組合邏輯電路。輸

17、出的邏輯函數式為：,解：最小項之和形式,化為與非與非式,2020年9月8日星期二,59,畫邏輯電路,2020年9月8日星期二,60,二-十進制譯碼器的輸入是十進制數的4位二進制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進制數字相對應的10個信號，用Y9Y0表示。由于二-十進制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。,二-十進制譯碼器,8421 BCD碼譯碼器,把二-十進制代碼翻譯成10個十進制數字信號的電路，稱為二-十進制譯碼器。,將 BCD 碼的十組代碼譯成 0 - 9 十個對應輸出信號的電路，又稱 4 線 10 線譯碼器。,2020年9月

18、8日星期二,61,74LS42 譯碼器功能表,2020年9月8日星期二,62,集成8421 BCD碼譯碼器74LS42,輸出：反碼輸出,2020年9月8日星期二,63,10 個譯碼輸出端， 低電平 0 有效。,8421BCD 碼輸入端，從高位到低位依次為 A3、A2、A1 和 A0 。,2020年9月8日星期二,64,0,0,0,1,2020年9月8日星期二,65,數碼顯示譯碼器,用來驅動各種顯示器件，從而將用二進制代碼表示的數字、文字、符號翻譯成人們習慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。,在數字系統(tǒng)中，經常需要將數字或運算結果顯示出來，以便人們觀測查看。數碼顯示電路是數字系統(tǒng)的重要組成部分 。,數碼顯示電路通常由譯碼器、顯示器等部分組成。,顯示譯碼器的輸出信號用以驅動顯示器件，顯示出0-9十個數字。,2020年9月8日星期二,66,數碼顯示電路通常由譯碼器、顯示器等部分