1、EDAEDA 技術(shù)技術(shù)課程設(shè)計(jì)報(bào)告課程設(shè)計(jì)報(bào)告 學(xué)學(xué) 院：院： 信息科學(xué)技術(shù)學(xué)院信息科學(xué)技術(shù)學(xué)院 專專 業(yè)：業(yè)： 通信工程通信工程 班班 級(jí)：級(jí)： 通通 信（信（2）班）班 姓姓 名：名： 肖肖 強(qiáng)強(qiáng) 學(xué)學(xué) 號(hào)：號(hào)： 20081604B064 2011 年年 06 月月 26 日日 目目 錄錄 摘 要.1 一.設(shè)計(jì)目的.1 二.設(shè)計(jì)題目描述及要求.1 三.設(shè)計(jì)原理.2 3.1 方案論證 .2 3.2 模塊設(shè)計(jì) .2 3.2.1 集成分頻器模塊 .2 3.2.2 32 進(jìn)制計(jì)數(shù)器模塊 .2 3.2.3 彩燈控制模塊 .2 3.2.4 4 選 1 選擇器模塊 .2 3.2.5 4 進(jìn)制計(jì)數(shù)器模塊

2、.2 3.3 系統(tǒng)結(jié)構(gòu) .2 四.總結(jié).2 參考文獻(xiàn).2 附錄一.編譯.2 附錄二.時(shí)序仿真.2 附錄三.程序.9 摘摘 要要 循環(huán)彩燈的電路很多，循環(huán)方式更是五花八門，而且有專門的可編程彩燈 集成電路。絕大多數(shù)的彩燈控制電路都是用數(shù)字電路來(lái)實(shí)現(xiàn)的，例如，用中規(guī) 模集成電路實(shí)現(xiàn)的彩燈控制電路主要用計(jì)數(shù)器，譯碼器，分配器和移位寄存器 等集成。本次設(shè)計(jì)的循環(huán)彩燈控制器就是用計(jì)數(shù)器和譯碼器來(lái)實(shí)現(xiàn)，本彩燈控 制器能實(shí)現(xiàn)四種不同的花型，在呈現(xiàn)出不同花型的同時(shí)發(fā)出四種不同的聲音， 數(shù)碼管用以標(biāo)記當(dāng)前呈現(xiàn)的是哪種花型。 關(guān)鍵詞關(guān)鍵詞 ：計(jì)數(shù)器，二極管, 數(shù)碼管，分頻器 一一設(shè)設(shè)計(jì)計(jì)目目的的 學(xué)習(xí)EDA開發(fā)軟

3、件和MAX+plus 的使用方法，熟悉可編程邏輯器件的使用， 通過(guò)制作來(lái)了解彩燈控制系統(tǒng)。 本次課程設(shè)計(jì)的主要目的是通過(guò)電子設(shè)計(jì)自動(dòng)化的設(shè)計(jì)，掌握FPGA應(yīng)用系 統(tǒng)的開發(fā)過(guò)程，進(jìn)一步理解FPGA應(yīng)用系統(tǒng)的工作原理。本課程設(shè)計(jì)設(shè)計(jì)了一個(gè) 多路彩燈控制器，四種彩燈能循環(huán)變化，有清零開關(guān)，可以變化彩燈閃動(dòng)頻率 即可以選擇不同的節(jié)拍。整個(gè)系統(tǒng)有三個(gè)輸入信號(hào)，分別為音頻輸入脈沖信號(hào) clk2,復(fù)位清零信號(hào)CLR,彩燈輸入控制脈沖clk1。最后按照FPGA的開發(fā)流程和 VHDL語(yǔ)言建模、仿真、綜合、下載、適配，用EDA6000實(shí)驗(yàn)箱上的FPGA系統(tǒng)實(shí)現(xiàn) 了相應(yīng)的功能。 通過(guò)這次課程設(shè)計(jì)更清楚的理解了VHD

4、L程序的描述語(yǔ)言，能進(jìn)行簡(jiǎn)單程序 的編寫和仿真。 二二. .設(shè)設(shè)計(jì)計(jì)題題目目描描述述和和要要求求 1） 設(shè)計(jì)一個(gè)彩燈控制器，使彩燈（LED 管）能連續(xù)發(fā)出四種以上不同的顯 示形式； 2）隨著彩燈顯示圖案的變化，發(fā)出不同的音響聲。 3）擴(kuò)充其它功能。 三三. .設(shè)設(shè)計(jì)計(jì)原原理理 3 3. .1 1 方方案案論論證證 彩燈設(shè)計(jì)總體采用分模塊的方法來(lái)完成，包括分頻器、32 進(jìn)制計(jì)數(shù)器、4 進(jìn)制計(jì)數(shù)器、4 選 1 選擇器、彩燈控制器五大部分。其中彩燈控制器是用來(lái)控 制 8 個(gè) LED，使其呈現(xiàn)出不同的花型，而彩燈控制器的輸出則是由 32 進(jìn)制計(jì)數(shù) 器來(lái)控制。揚(yáng)聲器輸出不同的響聲是通過(guò)加不同頻率的麻涌信

5、號(hào)來(lái)實(shí)現(xiàn)，不同 頻率的信號(hào)送至揚(yáng)聲器會(huì)發(fā)出不同的聲音。所以用了一個(gè)集成分頻器來(lái)將輸入 的頻率分成幾種不同的頻率。不同頻率的選擇性輸出則是由一個(gè) 4 選一的選擇 器來(lái)實(shí)現(xiàn)。 在現(xiàn)實(shí)不同花形的同時(shí)，伴隨有不同的聲音發(fā)出，而且通過(guò)數(shù)碼管現(xiàn)實(shí) 1、2、3、4，標(biāo)志出所顯示的是哪一種花型。數(shù)碼管的顯示是由彩燈控制模塊 來(lái)控制。 3 3. .2 2 模模塊塊設(shè)設(shè)計(jì)計(jì) 3.2.1 集成分頻器模塊 設(shè)計(jì)要求顯示不同的彩燈的時(shí)候要伴隨不同的音樂(lè)，所以設(shè)計(jì)分頻器 來(lái)用不同的頻率控制不同的音樂(lè)輸出。 模塊說(shuō)明： Rst:輸入信號(hào) 復(fù)位信號(hào) 用來(lái)復(fù)位集成分頻器的輸出使輸出為“0”，及沒(méi) 有音樂(lè)輸出，輸入此信號(hào)后，彩燈

6、從第一種花型開始順序循環(huán)。 Clk:輸入信號(hào) 此信號(hào)即為分頻輸入的頻率信號(hào)。 Clk_4、clk_6、clk_8、clk_10：輸出信號(hào) 即為分頻模塊對(duì)輸入信號(hào) clk 的分頻，分別為 1/4 分頻輸出、1/6 分頻輸出、1/8 分頻輸出、1/10 分頻 輸出。 圖 3-2-1 集成分頻器 3.2.2 32 進(jìn)制計(jì)數(shù)器模塊 32 進(jìn)制模塊用來(lái)控制彩燈輸出模塊，即確定彩燈控制器的不同的輸出。 Rst:輸入信號(hào) 復(fù)位信號(hào) 用來(lái)復(fù)位 32 進(jìn)制使其輸出為“00000”。 Clk:輸入信號(hào) 用來(lái)給模塊提供工作頻率。 Count_out4.0:輸出信號(hào) 即為 32 進(jìn)制計(jì)數(shù)器的輸出。 圖 3-2-2 3

7、2 進(jìn)制計(jì)數(shù)器 3.2.3 彩燈控制模塊 彩燈控制模塊用來(lái)直接控制彩燈的輸出，使彩燈表現(xiàn)出不同的花樣。 Rst:輸入信號(hào) 使彩燈控制模塊的輸出為“00000000”，即讓彩燈無(wú)輸出。 Input4.0:輸入信號(hào) 不同的輸入使彩燈控制模塊有不同的輸出即彩燈顯 示出不同的花樣。 Output7.0:輸出信號(hào) 直接與彩燈相連來(lái)控制彩燈。 Sm3.0:輸出信號(hào) 用來(lái)控制數(shù)碼管使其顯示 1、2、3、4，以此來(lái)標(biāo)志出 不同的花型。 圖 3-2-3 彩燈控制模塊 3.2.4 4 選 1 選擇器模塊 Rst:輸入信號(hào) 復(fù)位信號(hào) 使選擇器的輸出為“0”。 In1、in2、in3、in4：輸入信號(hào) 接分頻器的輸出

8、。 Inp1.0:輸入信號(hào) 接 4 進(jìn)制計(jì)數(shù)器的輸出用來(lái)控制選擇器的選擇不同的 輸入選擇不同的輸出。 Output：輸出信號(hào) 直接接揚(yáng)聲器即輸出的是不同的頻率來(lái)控制揚(yáng)聲器播放 音樂(lè)。 圖 3-2-4 4 選 1 選擇器 3.2.5 4 進(jìn)制計(jì)數(shù)器模塊 4 進(jìn)制計(jì)數(shù)器作為選擇器的輸入來(lái)控制選擇器選擇不同的頻率作為輸出控 制揚(yáng)聲器工作。 Clk:輸入信號(hào) 來(lái)為計(jì)數(shù)器提供工作頻率。 Rst:輸入信號(hào) 復(fù)位信號(hào) 使計(jì)數(shù)器的輸出為“00”。 圖 3-2-5 4 進(jìn)制計(jì)數(shù)器 3 3. .3 3 系系統(tǒng)統(tǒng)結(jié)結(jié)構(gòu)構(gòu) 整個(gè)系統(tǒng)就是各個(gè)分模塊組成來(lái)實(shí)現(xiàn)最后的彩燈控制功能，系統(tǒng)又兩個(gè)時(shí)鐘 來(lái)控制一個(gè)是控制 32 進(jìn)

9、制計(jì)數(shù)器即控制彩燈控制模塊來(lái)實(shí)現(xiàn)彩燈的不同輸出， 另一個(gè)時(shí)鐘為分頻器的輸入來(lái)進(jìn)行分頻處理，最后用來(lái)控制揚(yáng)聲器發(fā)出不同的 音樂(lè)，具體分頻處理的時(shí)鐘的頻率比實(shí)現(xiàn)彩燈控制的時(shí)鐘頻率要高。 圖 3-3-1 系統(tǒng)功能模塊 四四.總總結(jié)結(jié) 這次的 EDA 課程設(shè)計(jì)有一周的時(shí)間，在這一周的時(shí)間里我們充分合理的安 排了自己的時(shí)間來(lái)使本次的課程設(shè)計(jì)能夠順利的完成，當(dāng)然我們?cè)诒敬蔚脑O(shè)計(jì) 中并不是一帆風(fēng)順的，我們遇到了一些的問(wèn)題，例如我們開始時(shí)用的文本的方 式用一個(gè)總的程序來(lái)完成，可以在設(shè)計(jì)的過(guò)程中我們發(fā)現(xiàn)程序編到后面變量越 到很容易搞混淆同時(shí)各個(gè)進(jìn)程間的聯(lián)系也越來(lái)越模糊以至于后面我們自己都不 知道程序的整體框圖是

10、什么，導(dǎo)致后面不能夠繼續(xù)下去，后面我們?cè)僖淮螌?duì)我 們這次的設(shè)計(jì)題目進(jìn)行了分析和整理，最后我和我的同伴決定采用分模塊的方 式來(lái)完成本次的課題設(shè)計(jì)，當(dāng)然最重要的是分析各個(gè)模塊間的關(guān)系。最后我們 采用上面分析的結(jié)構(gòu)框圖。最后我們的設(shè)計(jì)很成功，仿真和硬件測(cè)試都是正確 的，實(shí)現(xiàn)了我們的設(shè)計(jì)要求和目的。 在這次設(shè)計(jì)中我們收獲了很多，首先最直接的收獲就是我們鞏固了這門課 程所學(xué)過(guò)的知識(shí)，把它運(yùn)用到了實(shí)踐當(dāng)中，并且學(xué)到了很多在書本撒和那個(gè)所 沒(méi)有學(xué)到的知識(shí)，通過(guò)查閱相關(guān)資料進(jìn)一步加深了對(duì) EDA 的了?？偟膩?lái)說(shuō)，通 過(guò)這次課程設(shè)計(jì)不僅鍛煉了我們的動(dòng)手和動(dòng)腦能力，也使我懂得了理論與實(shí)際 相結(jié)合的重要性，只有理論

11、知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，要把所學(xué)的理論知識(shí)與實(shí)踐相 結(jié)合起來(lái)，才能提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在我們的共同努 力和指導(dǎo)老師的指引下我們圓滿的完成了彩燈控制器的設(shè)計(jì)，實(shí)現(xiàn)了設(shè)計(jì)目的。 參參考考文文獻(xiàn)獻(xiàn)： 1 金西，VHDL 與復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)，西安，西安電子科技大學(xué)出版社，2003 2 漢澤西，EDA 技術(shù)及其應(yīng)用，北京，北京航空航天大學(xué)出版社，2004 3 李廣軍 可編程 ASIC 設(shè)計(jì)及應(yīng)用，電子科技大學(xué)出版社,2005 4 謝自美，電子線路設(shè)計(jì)實(shí)驗(yàn)測(cè)試，華中理工大學(xué)出版社,2004 5 譚會(huì)生，EDA 技術(shù)，西安電子電子科技大學(xué)出版社，2004 年 附附錄錄一一. . 編編譯譯 附附

12、錄錄二二. . 時(shí)時(shí)序序仿仿真真 附附錄錄三三. . 程程序序 -分頻器模塊- LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY fenpinqi IS PORT ( clk,rst: INstd_logic; clk_10,clk_4,clk_6,clk_8: OUT std_logic ); END fenpinqi; ARCHITECTURE cd OF fenpinqi IS begin p1:process(clk,rst) variable a:integer range 0 to 20; begin if rst=1 then c

13、lk_4=3 then a:=0; clk_4=1; else a:=a+1; clk_4=0; end if; end if; end if; end process p1; p2:process(clk,rst) variable b:integer range 0 to 20; begin if rst=1 then clk_6=5 then b:=0; clk_6=1; else b:=b+1; clk_6=0; end if; end if; end if; end process p2; p3:process(clk,rst) variable c:integer range 0

14、to 20; begin if rst=1 then clk_8=7 then c:=0; clk_8=1; else c:=c+1; clk_8=0; end if; end if; end if; end process p3; p4:process(clk,rst) variable d:integer range 0 to 20; begin if rst=1 then clk_10=9 then d:=0; clk_10=1; else d:=d+1; clk_10=0; end if; end if; end if; end process p4; end cd; -4 選 1 選

15、擇器- LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY xzq4_1 IS PORT ( rst:in std_logic; inp:in integer range 0 to 3; in1,in2,in3,in4: In std_logic; output: OUT std_logic ); END xzq4_1; ARCHITECTURE a OF xzq4_1 IS BEGIN PROCESS (rst,inp) BEGIN if(rst=1) then outputoutputoutputoutputoutputnull; end c

16、ase; end if; END PROCESS; END a; -彩燈控制模塊- LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY caideng IS PORT ( input: ININTEGER RANGE 0 TO 31; rst:in std_logic; output: OUT std_logic_vector(7 downto 0); sm :out std_logic_vector(6 downto 0) ); END caideng; ARCHITECTURE a OF caideng IS BEGIN PROCESS (i

17、nput) BEGIN if rst=1 then output=00000000;smoutput=10000000;smoutput=01000000;smoutput=00100000;smoutput=00010000;smoutput=00001000;smoutput=00000100;smoutput=00000010;smoutput=00000001;smoutput=00010000;smoutput=00110000;smoutput=00111000;smoutput=01111000;smoutput=01111100;smoutput=01111110;smoutp

18、ut=11111110;smoutput=11111111;smoutput=10000001;smoutput=11000001;smoutput=11000011;smoutput=11100011;smoutput=11100111;smoutput=11110111;smoutput=11111111;smoutput=00001000;smoutput=00000001;smoutput=00000010;smoutput=00000100;smoutput=00001000;smoutput=00010000;smoutput=00100000;smoutput=01000000;smoutput=10000000;smnull; end case; end if; end process; end a; -32 進(jìn)制計(jì)數(shù)器模塊- LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY counter_32 IS PORT ( clk,rst: INstd_logic; count_out: OUT integer range 0 to 31); END counter_32; ARCHITECTURE a OF co