1、1整體結(jié)構(gòu) VHDL Verilog HDL entity 實體名 is module 模塊名（端口表） port（端口說明 ） 輸入/輸出端口說明 end Architecture is 說明部分； 變量類型說明； begin 并行執(zhí)行語句； 并行執(zhí)行語句； end 結(jié)構(gòu)體名； endmodule,VHDL 與 Verilog HDL 的對比,1整體結(jié)構(gòu) 點評： 兩者整體結(jié)構(gòu)基本相似； VHDL分為兩段描述，需要進(jìn)行大量說明，程序通常比較長； Verilog HDL采用一段描述，通常不進(jìn)行說明，或只進(jìn)行非常簡短的說明，程序比較簡短。,VHDL 與 Verilog HDL 的對比,2外部端口描

2、述 entity mux4 is port (s: in std_logic_vector(1 downto 0); a,b,c,d: in std_logic_vector(7 downto 0); y: out std_logic_vector( 7 downto 0); end mux4; module kmux4_1(s,a,b,c,d,y); input1:0 s; input 7:0 a,b,c,d; output7:0 y;,VHDL 與 Verilog HDL 的對比,2外部端口描述 點評 VHDL采用實體專門描述，需要為每個信號指定傳輸模式和數(shù)據(jù)類型，可以輸入輸出抽象的數(shù)據(jù)；

3、 Verilog HDL采用簡單語句描述，只指出端口的基本模式和數(shù)據(jù)寬度，只能輸入輸出較具體的數(shù)據(jù)。,VHDL 與 Verilog HDL 的對比,3數(shù)據(jù)對象和數(shù)據(jù)類型 VHDL的數(shù)據(jù)對象有常量、信號和變量，分別表達(dá)不同的硬件對應(yīng)概念； 每種對象都可以設(shè)置為不同的數(shù)據(jù)類型，可以明確表達(dá)各種具體或抽象的數(shù)據(jù)； 數(shù)據(jù)使用時必須進(jìn)行類型說明，運算時必須考慮類型的一致性。,VHDL 與 Verilog HDL 的對比,3數(shù)據(jù)對象和數(shù)據(jù)類型 Verilog HDL的數(shù)據(jù)對象有常量和變量； 其中變量分為連線型（wire)和寄存器型（reg),wire型類似于信號，而reg型類似于變量，只能在子程序塊中賦值

4、； 數(shù)據(jù)變量默認(rèn)為wire型。,VHDL 與 Verilog HDL 的對比,4主要運算：邏輯運算 VHDL中 有常用的6種，可以對1位的邏輯量或邏輯數(shù)組進(jìn)行運算； Verilog HDL中有3類共14種，分為一般邏輯運算，位邏輯運算，縮減邏輯運算； 其底層邏輯功能要強大一些 ！,VHDL 與 Verilog HDL 的對比,4主要運算： 算術(shù)運算 VHDL中有10種 但很多都不能進(jìn)行綜合，只能用于行為描述； Verilog HDL中只有能夠綜合的5種。 VHDL的行為設(shè)計能力更強一些 ！,VHDL 與 Verilog HDL 的對比,4主要運算：關(guān)系運算 VHDL中有6種； Verilog

5、HDL中有2類共8種，對比增加了全等和不全等（用于對不定態(tài)比較）。 點評： VHDL的運算劃分比較抽象，適應(yīng)面較廣； Verilog HDL的運算劃分比較具體，對邏輯代數(shù)反映更細(xì)致一些。,VHDL 與 Verilog HDL 的對比,5并行語句 兩種語言的語句都分為并行語句和順序語句；并行語句在主程序中使用； 順序語句只能在子結(jié)構(gòu)中使用。 并行語句可以分為三類： 賦值語句、元件語句、進(jìn)程語句,VHDL 與 Verilog HDL 的對比,5并行語句 ：賦值語句 VHDL 信號賦值語句 （直接賦值、條件賦值、選擇賦值） Verilog HDL assign語句（連續(xù)賦值） （對wire類型變量）

6、 例： assign y = a end,VHDL 與 Verilog HDL 的對比,7.順序語句 : 賦值語句 VHDL Verilog HDL 信號賦值 非阻塞賦值 變量賦值 阻塞賦值 例：b=a;c=b 過程結(jié)束時賦值，c落后b一個時鐘周期； b=a;c=b; 立即賦值，b與c相同。,VHDL 與 Verilog HDL 的對比,7.順序語句 :條件語句 if case 兩者基本相同； 例：if(reset) qout=0; else if(load) qout=data; else qout=qout+1;,VHDL 與 Verilog HDL 的對比,7.順序語句 :條件語句 例：

7、case(data) 2b00:decod=4b0001; 2b01:decod=4b0010; 2b10:decod=4b0100; 2b11:decod=4b1000; default:decod=4b0000; endcase,VHDL 與 Verilog HDL 的對比,7. 順序語句 :循環(huán)語句 VHDL中有3種形式的循環(huán)語句： for loop ; 有限循環(huán) while loop; 條件循環(huán) loop (next,exit); 無條件循環(huán),VHDL 與 Verilog HDL 的對比,7. 順序語句 :循環(huán)語句 Verilog HDL 中有4種形式： for （初值，終止值，增量）

8、 有限循環(huán)； repeat （循環(huán)次數(shù)表達(dá)式） 有限循環(huán)； while （循環(huán)條件表達(dá)式） 條件循環(huán)； forever 無條件循環(huán)，產(chǎn)生周期信號；,VHDL 與 Verilog HDL 的對比,7. 順序語句 :時鐘邊沿檢測 VHDL：clkevent and clk=1 (0) Verilog HDL posedeg clk (negedge) ；,VHDL 與 Verilog HDL 的對比,7. 子結(jié)構(gòu) VHDL Verilog HDL function function procedure task,VHDL 與 Verilog HDL 的對比,8. 資源 VHDL Verilog H

9、DL library include package,VHDL 與 Verilog HDL 的對比,9. 簡單模塊的對比： 8位4選1MUX,VHDL 與 Verilog HDL 的對比,9. 簡單模塊的對比： 8位4選1MUX,VHDL 與 Verilog HDL 的對比,9. 簡單模塊的對比： 8位加法器,VHDL 與 Verilog HDL 的對比,9. 簡單模塊的對比： 8位二進(jìn)制加法計數(shù)器,VHDL 與 Verilog HDL 的對比,9. 簡單模塊的對比： 8位二進(jìn)制加法計數(shù)器,VHDL 與 Verilog HDL 的對比,9. 簡單模塊的對比：序列信號發(fā)生器,VHDL 與 Verilog HDL 的對比,采用結(jié)構(gòu)設(shè)計： 預(yù)先設(shè)計模塊： 8選1MUX：MUX8 控制輸入a2.0 數(shù)據(jù)輸入d7.0 數(shù)據(jù)輸出y 模8二進(jìn)制計數(shù)器：COUNTER3 時鐘輸入 clk 狀態(tài)輸出q2.0 設(shè)計要求： 按照時鐘節(jié)拍，由y端口循環(huán)順序輸出“11110101”序列信號,9. 簡單模塊的對比：序列信號發(fā)生器,VHDL 與 Veri