1、 EDA技術(shù)的認(rèn)識(shí)和體會(huì) 摘要：本學(xué)期我對(duì)EDA技術(shù)進(jìn)行了學(xué)習(xí)，通過學(xué)習(xí)，我掌握了部分EDA技術(shù)的知識(shí)。 本學(xué)期對(duì) EDA 技術(shù)的學(xué)習(xí)為我的專業(yè)知識(shí)學(xué)習(xí)打開了一個(gè)全新的窗口 微電子技術(shù)領(lǐng)域。對(duì)EDA 技術(shù)，我更是有了全新的認(rèn)識(shí)。 微電子技術(shù)的進(jìn)步主要表現(xiàn)在大規(guī)模集成電路加工技術(shù)即半導(dǎo)體工藝技術(shù) 的發(fā)展上，使得表征半導(dǎo)體工藝水平的線寬已經(jīng)達(dá)到了納米級(jí)。所以，集成電路 設(shè)計(jì)正在不斷地向超大規(guī)模、極低功耗和超高速的方向發(fā)展。 而現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動(dòng)化技術(shù)， 即EDA 技術(shù)。 EDA技術(shù)的特點(diǎn)和優(yōu)勢(shì) 技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA 工具軟件平臺(tái)上，對(duì) 以硬件

2、描述語言 HDL 為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編 譯、化簡(jiǎn)、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電 子線路系統(tǒng)功能。EDA 技術(shù)使得設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬 件描述語言和EDA 軟件來完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)，這是電子設(shè)計(jì)技術(shù)的一個(gè) 巨大進(jìn)步。 EDA 技術(shù)在進(jìn)入21 世紀(jì)后，得到了更大的發(fā)展。嵌入式處理器軟核的成熟， 使得SOPC 步入大規(guī)模應(yīng)用階段。電子技術(shù)領(lǐng)域全方位融入EDA 技術(shù)，除了日益 成熟的數(shù)字技術(shù)外，傳統(tǒng)的電路系統(tǒng)設(shè)計(jì)建模理念發(fā)生了重大的變化。同時(shí)，EDA 使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容。這些都利于設(shè)計(jì)

3、人員利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)，如全定制或半定制ASIC 設(shè)計(jì)，F(xiàn)PGA/CPLD 開發(fā)應(yīng)用 和印制電路板。 從 EDA 技術(shù)的特點(diǎn)不難看出，相比于傳統(tǒng)的數(shù)字電子系統(tǒng)或 IC 設(shè)計(jì)，EDA 技術(shù)擁有獨(dú)特的優(yōu)勢(shì)。在傳統(tǒng)的數(shù)字電子系統(tǒng)或 IC 設(shè)計(jì)中，手工設(shè)計(jì)占了較大 的比例。因此，也存在很多缺點(diǎn)。例如：復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難；由于 無法進(jìn)行硬件系統(tǒng)仿真，如果某一過程存在錯(cuò)誤，查找和修改十分不便；設(shè)計(jì)過 程中產(chǎn)生大量文檔，不易管理；可移植性差等。相比之下，EDA 技術(shù)有很大不同。 它運(yùn)用HDL 對(duì)數(shù)字系統(tǒng)進(jìn)行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)描述， 從而可以在電子設(shè)計(jì)的各個(gè)階段

4、、各個(gè)層次進(jìn)行計(jì)算機(jī)模擬驗(yàn)證，保證設(shè)計(jì)過程 的正確性，可以大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。由于有各類庫的支持，能夠 完成各種自動(dòng)設(shè)計(jì)過程。它極大地簡(jiǎn)化了設(shè)計(jì)文檔的管理，邏輯設(shè)計(jì)仿真測(cè)試技 術(shù)也日益強(qiáng)大。 VHDL 在現(xiàn)在的EDA 設(shè)計(jì)中使用最多，也擁有幾乎所有主流EDA 工具的支持。 EDA工具 EDA工具在EDA技術(shù)應(yīng)用中占據(jù)極其重要的位置，EDA的核心是利用計(jì)算機(jī)完成電子設(shè)計(jì)全過程自動(dòng)化，因此，基于計(jì)算機(jī)環(huán)境的EDA軟件的支持是必不可少的。EDA工具大致可以分為如下5個(gè)模塊:設(shè)計(jì)輸入編輯器；仿真器；HDL綜合器；適配器（或布局布線器）；下載器。 VHDL語言基礎(chǔ)VHDL 作為一個(gè)規(guī)范語言和

5、建模語言，不僅可以作為系統(tǒng)模擬的建模工具，而且 可以作為電路系統(tǒng)的設(shè)計(jì)工具，可以利用軟件工具將 VHDL 源碼自動(dòng)地轉(zhuǎn)化為文 本方式表達(dá)的基本邏輯元件連接圖，即網(wǎng)表文件。這種方法顯然對(duì)于電路自動(dòng)設(shè) 計(jì)是一個(gè)極大的推進(jìn)。它具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字 系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。 EDA 技術(shù)良好的可移植性與可測(cè)試性，將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè) 計(jì)方案中。它不但在整個(gè)設(shè)計(jì)流程上充分利用計(jì)算機(jī)的自動(dòng)設(shè)計(jì)能力、在各個(gè)設(shè) 計(jì)層次上利用計(jì)算機(jī)完成不同內(nèi)容的仿真模擬，而且在系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利 用計(jì)算機(jī)對(duì)硬件系統(tǒng)進(jìn)行完整的測(cè)試。

6、書中通過大量的圖示對(duì)PLD 硬件特性與編程技術(shù)進(jìn)行了形象的講解，不僅融 合了之前學(xué)習(xí)的關(guān)于電路設(shè)計(jì)的知識(shí)還將EDA 的技術(shù)加入其中。對(duì)VHDL 語言的 詳盡講解更是讓我深刻理解了 VHDL 語言的編程原理。VHDL可以把任意復(fù)雜的電路系統(tǒng)作為一個(gè)模塊。一個(gè)模塊可以分為3個(gè)主要的組成部分：參數(shù)部分，接口部分，描述部分。參數(shù)部分主要由庫和程序包說明組成。每個(gè)VHDL模塊中僅有一個(gè)設(shè)計(jì)實(shí)體它類似于原理圖中一個(gè)不見符號(hào)。實(shí)體并不描述設(shè)計(jì)的具體功能，只用于定義該設(shè)計(jì)所需的全部輸入信號(hào)。結(jié)構(gòu)體主要描述實(shí)體的內(nèi)部結(jié)構(gòu)，即描述一個(gè)實(shí)體的功能。VHDL結(jié)構(gòu)體有多種描述方式：行為描述方式，數(shù)據(jù)流描述方式，結(jié)構(gòu)描述

7、方式，混合描述方式等。 EDA技術(shù)的綜合體會(huì)由于本門課程是一門硬件 學(xué)習(xí)課程，所以實(shí)驗(yàn)必不可少。通過課程最后實(shí)驗(yàn)，我體會(huì)一些 VHDL 語言相對(duì) 于其他編程語音的特點(diǎn)。 相對(duì)于其它計(jì)算機(jī)語言的學(xué)習(xí)，如C 或匯編語言，VHDL 具有明顯的特點(diǎn)。 這不僅僅是由于 VHDL 作為一種硬件描述語言的學(xué)習(xí)需要了解較多的數(shù)字邏輯 方面的硬件電路知識(shí)，包括目標(biāo)芯片基本結(jié)構(gòu)方面的知識(shí)更重要的是由于 VHDL 描述的對(duì)象始終是客觀的電路系統(tǒng)。由于電路系統(tǒng)內(nèi)部的子系統(tǒng)乃至部分元器件 的工作狀態(tài)和工作方式可以是相互獨(dú)立、互不相關(guān)的，也可以是互為因果的。這 表明，在任一時(shí)刻，電路系統(tǒng)可以有許多相關(guān)和不相關(guān)的事件同時(shí)并

8、行發(fā)生。例 如可以在多個(gè)獨(dú)立的模塊中同時(shí)入行不同方式的數(shù)據(jù)交換和控制信號(hào)傳輸，這種 并行工作方式是任何一種基于 CPU 的軟件程序語言所無法描繪和實(shí)現(xiàn)的。傳統(tǒng) 的軟件編程語言只能根據(jù) CPU 的工作方式，以排隊(duì)式指令的形式來對(duì)特定的事 件和信息進(jìn)行控制或接收。在 CPU 工作的任一時(shí)間段內(nèi)只能完成一種操作。 VHDL 雖然也含有類似于軟件編程語言的順序描述語句結(jié)構(gòu)，但其工作方 式是完全不同的。軟件語言的語句是根據(jù) CPU 的順序控制信號(hào)，按時(shí)鐘節(jié)拍對(duì) 應(yīng)的指令周期節(jié)拍逐條運(yùn)行的，每運(yùn)行一條指令都有確定的執(zhí)行周期。但 VHDL 則不同，從表面上觀，VHDL 的順序語句與軟件語句有相同的行為描述方式，但 在標(biāo)準(zhǔn)的仿真執(zhí)行中有很大的區(qū)別。VHDL 的語言描述只是綜合器賴以構(gòu)成硬件 結(jié)構(gòu)的一種依據(jù)，但進(jìn)程語句結(jié)構(gòu)中的順序語句的執(zhí)行方式?jīng)Q非是按時(shí)鐘節(jié)拍運(yùn) 行的。實(shí)際情況是其中的每一條語句的執(zhí)行時(shí)間幾乎是 0 （但該語句的運(yùn)行時(shí) 間卻不一定為0）,即1000 條順序語句與10 條順序語句的執(zhí)行時(shí)間是相同的。 在此，語句的運(yùn)行和執(zhí)行具有不同的概念（在軟件語言中,它們的概念是相同）, 的執(zhí)行是指啟動(dòng)一條語句,允許它運(yùn)行一次,而運(yùn)行就是指該語句