1、電機(jī)控制綜合課程設(shè)計(jì)報(bào)告 課題名稱：基于FPGA的洗衣機(jī)電機(jī)正反轉(zhuǎn)控制器學(xué) 院：信息與控制工程學(xué)院專業(yè)班級：姓 名：學(xué) 號： 2014 年 7 月 4 日目錄1、 設(shè)計(jì)內(nèi)容-32、 設(shè)計(jì)方案-3 1 洗衣機(jī)控制器的整體框圖與原理-3 2 控制電路各模塊程序及仿真圖-43、 電路調(diào)試-104、 總結(jié)與體會(huì)-10 一、設(shè)計(jì)內(nèi)容 1.任務(wù)要求及內(nèi)容 設(shè)計(jì)一個(gè)基于FPGA的洗衣機(jī)正反轉(zhuǎn)定時(shí)控制器，其具體要求如下：控制洗衣機(jī)的電機(jī)作如下周期性運(yùn)轉(zhuǎn)，正轉(zhuǎn)4S暫停2S反轉(zhuǎn)4S暫停2S，用8位七段數(shù)碼管顯示自己學(xué)號的后四位（顯示在從左邊數(shù)第一個(gè)到第四個(gè)數(shù)碼管上）、定時(shí)時(shí)間（兩位，單位：分鐘，顯示在第五個(gè)和第六

2、個(gè)數(shù)碼管上）,剩余時(shí)間（兩位，單位：分鐘，顯示在第七個(gè)和第八個(gè)數(shù)碼管上）。 2.洗衣機(jī)控制器的工作過程(1)上電后顯示自己學(xué)號的后四位，在運(yùn)行中不變；初始洗滌時(shí)間為10分鐘，在開始前可用S1和S2按鍵設(shè)置總的工作時(shí)間，確定洗衣機(jī)控制器定時(shí)工作時(shí)間。（按下并松開S1 定時(shí)時(shí)間增加一分鐘，按下并松開S2定時(shí)時(shí)間減少一分鐘，時(shí)間范圍為：0030分鐘）(2)設(shè)定好定時(shí)時(shí)間后，按下并松開S3（按下時(shí)S3=0，松開時(shí)S3=1），啟動(dòng)控制器，整個(gè)系 統(tǒng)開始運(yùn)行；再次按下并松開S3，停止運(yùn)行；再次按下并松開S3繼續(xù)運(yùn)行；按下并松開S4則回到上電初始狀態(tài)。其他兩個(gè)按鍵不起作用。到達(dá)定時(shí)時(shí)間后，停止運(yùn)行，按下并松

3、開S4則回到初始狀態(tài)，在運(yùn)行中要顯示定時(shí)時(shí)間和剩余工作時(shí)間，當(dāng)剩余時(shí)間為0時(shí)，要顯示“End”。在工作過程中用三個(gè)LED指示燈指示電機(jī)工作狀態(tài)，正轉(zhuǎn)D1燈亮，反轉(zhuǎn)D2燈亮，暫停D3燈亮，如此反復(fù)直至工作時(shí)間為0停止（三個(gè)LED燈都不亮）。2、 設(shè)計(jì)方案 1 洗衣機(jī)控制器的整體框圖與原理： 原理：本次設(shè)計(jì)中七段數(shù)碼管采用動(dòng)態(tài)掃描的方式顯示，掃描需要一個(gè)比較高頻率的信號，本次設(shè)計(jì)選用1000HZ。為了得到1000Hz信號，必須對輸入的時(shí)鐘信號50MHZ進(jìn)行分頻。而定時(shí)脈沖采用秒脈沖，所以選用兩個(gè)分頻器?？偟碾娐穲D包括時(shí)鐘分頻模塊、定時(shí)和加減模塊、時(shí)鐘中心控制模塊、數(shù)碼管顯示譯碼模塊。具體電路圖如圖

4、所示： 2. 控制電路各模塊程序及仿真圖 2.1 時(shí)鐘分頻模塊 FPGA的輸入脈沖有50MHz，而數(shù)碼管顯示所需的脈沖為1KHz.而時(shí)鐘中心控制模塊所需的脈沖為1Hz.所以需要兩個(gè)分頻器，具體如下： 其Verilog HDL 語言描述如下：module fenpin(p_50MHz,p_1kHz); /分頻input p_50MHz;output p_1kHz;reg p_1kHz;reg 15:0count1;always (posedge p_50MHz)if(count1 = 24999)begincount1 = 15d0;p_1kHz = p_1kHz;endelse count1

5、= count1 + 1b1;endmodulemodule fenpin1(clk_1000,clk_1);input clk_1000;output clk_1;reg clk_1;reg 9:0 cnt;always(posedge clk_1000)begin if (cnt=10d499)cnt = 10d0;else cnt = cnt+1;endalways(posedge clk_1000)begin if (cnt=10d0)clk_1 = clk_1;endendmodule50MHz-1KHz仿真波形1KHz-1Hz仿真波形2.2定時(shí)和時(shí)鐘中心控制模塊通過此模塊，可以實(shí)現(xiàn)

6、時(shí)間的設(shè)定及加減，時(shí)鐘中心控制正反轉(zhuǎn)，暫停，以及LED燈的亮滅。通過設(shè)定時(shí)間及脈沖來決定剩余時(shí)間，二者輸出作為選擇器的輸入。 其Verilog HDL 語言描述如下：modulekongzhi(clk,s1,s2,s3,s4, set,show,d1,d2,d3);input clk;input s1;input s2;input s3;input s4;output 4:0show;output 4:0set;output d1,d2,d3;reg 5:0s_out;reg 4:0m_out;reg 4:0show;reg 4:0m_up;reg 4:0m_down;reg 4:0set;r

7、eg str;reg d1,d2,d3;reg 3:0i;reg stop;always(posedge clk or negedge s4)begin if(!s4)begins_out=0; m_out=0;i=0;d1=0;d2=0;d3=0;stop=0;endelse if(str&!stop)beginif(show=0)begini=0;d1=0;d2=0;d3=0;stop=1;endif(i4)beginif(!stop)begini=i+1;d1=1;endd3=0;endelse if(i6)begini=i+1;d1=0;d3=1;endelse if(i10)begi

8、ni=i+1;d3=0;d2=1;endelse if(i11)begini=i+1;d2=0;d3=1;endelse if(i=11)i=0;if(s_out!=6d59)s_out=s_out+1;elsebegins_out=0;m_out=m_out+1;endendendalways(posedge s1 or negedge s4) begin if(!s4)m_up=0;else if(!str)m_up=m_up+5d1; end always(posedge s2 or negedge s4)beginif(!s4)m_down=0;else if(!str)m_down=

9、m_down-5d1;endalways(posedge s3 or negedge s4)beginif(!s4)str=0;else if(str=1)str=0;else if(str=0)str=1;endalways( s1 or s2 or s4) beginset=5d10+m_up+m_down;endalways(clk or s3 or s4)beginshow=set-m_out;endendmodule 模塊仿真圖2.3 數(shù)碼管顯示譯碼模塊 由于本次顯示的內(nèi)容較多且有的恒定不變，有的要隨脈沖改變。所以加一個(gè)控制模塊來選擇數(shù)碼管的輸出，將八選一選擇器和數(shù)碼管顯示作為一個(gè)模

10、塊。 其Verilog HDL 語言描述如下：module xuanze(set,show,s1,s2,s3,s4,s5,s6,s7,s8);output 3:0s1,s2,s3,s4,s5,s6,s7,s8;input 4:0show,set;reg 3:0s1,s2,s3,s4,s5,s6,s7,s8;always(set or show)begins1=4h2;s2=4h1;s3=4h0;s4=4h3;if(show=0)begins5=4hd;s6=4ha;s7=4hb;s8=4hc;endelse begins5=set/10;s6=set%10;s7=show/10;s8=show

11、%10;end endendmodule module xuan(in1,in2,in3,in4,in5,in6,in7,in8,sel,decode_out);input3:0in1,in2,in3,in4,in5,in6,in7,in8;input2:0sel;output6:0decode_out;reg3:0out;reg6:0decode_out;always( in1 or in2 or in3 or in4 or in5 or in6 or in7 or in8 or sel)begin case(sel) 3d0:out=in1; 3d1:out=in2; 3d2:out=in

12、3; 3d3:out=in4; 3d4:out=in5; 3d5:out=in6; 3d6:out=in7; 3d7:out=in8;endcaseendalways (out)begincase(out) 4h0:decode_out=7b;4h1:decode_out=7b;4h2:decode_out=7b;4h3:decode_out=7b;4h4:decode_out=7b;4h5:decode_out=7b;4h6:decode_out=7b;4h7:decode_out=7b;4h8:decode_out=7b; 4h9:decode_out=7b;4ha:decode_out=

13、7b;4hb:decode_out=7b;4hc:decode_out=7b;4hd:decode_out=7b;endcaseendendmodule數(shù)碼管顯示仿真圖選擇控制八個(gè)數(shù)碼管輸出仿真圖2.4 計(jì)數(shù)器提供脈沖模塊該模塊采用模八計(jì)數(shù)器來提供數(shù)碼管的掃描脈沖以及作為八選一選擇器的輸入端其Verilog HDL 語言描述如下：module jishu (cp,q);input cp;output2:0 q;reg2:0 q;always(negedge cp)begin if(q4b111)q=q+1;else q=4b000;endendmodule計(jì)數(shù)器仿真波形3、 電路調(diào)試1. 在調(diào)

14、試時(shí)，學(xué)號在整個(gè)運(yùn)行過程中都保持不變，此符合要求。2.第一次調(diào)試時(shí)，設(shè)置的定時(shí)時(shí)間和自減的初值不能同步。這是因?yàn)橐婚_始我把它們分為兩個(gè)模塊，時(shí)鐘控制不一致。 解決方法：將這兩部分放到一個(gè)模塊里面，由一個(gè)時(shí)鐘脈沖來控制，問題順利解決。3.每次按鍵改變定時(shí)器的初值，有時(shí)不是減一而是減多值。這是因?yàn)槎秳?dòng)產(chǎn)生的不穩(wěn)定，若要解決，須給程序加上消抖模塊。四、總結(jié)與體會(huì) 通過本次設(shè)計(jì)，對于Verilog語言和quartus軟件有了更深的了解，由開始的只知皮毛到現(xiàn)在的自己可獨(dú)立編程，真的有很大收獲。由于開始對知識(shí)的不熟悉，在設(shè)計(jì)過程中困難重重。起初沒有思路，后來明白框圖又不知如何下手的辛酸，在第一天尤其明顯。在設(shè)計(jì)中，時(shí)鐘中心控制模塊最為困難，因?yàn)橐刂频牧亢芏?，而且控制條件也較復(fù)雜，參閱和查詢了資料，一次又一次的測試才成功。此次設(shè)計(jì)的模塊化是一亮點(diǎn)，減少了很多不必要的連線使整體更加清晰。到電路測試時(shí)，也不是一次便成功。多改多試，持之不懈，最終得以成功。在項(xiàng)目設(shè)計(jì)方面中，我遇到了些