1、,第2章 PLD硬件特性及應(yīng)用,2.1 可編程邏輯器件概述,任何組合邏輯都可化成“與-或”表達(dá)式； 任何時(shí)序電路都可由組合電路加上存儲(chǔ)元件組成； 由此人們提出了一種可編程邏輯電路結(jié)構(gòu)，即乘積項(xiàng)可編程結(jié)構(gòu),基本PLD的原理圖,2.1 可編程邏輯器件概述,2.1.2 可編程邏輯器件分類 1 按集成度分,PLD按集成度分類,2.1.2 可編程邏輯器件分類,2 按結(jié)構(gòu)分 1）PLD 與或陣列結(jié)構(gòu) 2）FPGA（Field Programmable Gate Array） 門陣列,2.1.2 可編程邏輯器件分類,3 按工藝分 1）熔絲或反熔絲編程器件，PROM器件 2）UEPROM編程器件，紫外線擦除/

2、電氣編程器件 3）EEPROM編程器件，電擦寫編程器件 4）SRAM器件,2.2 簡(jiǎn)單PLD原理,2.2.1 電路符號(hào)表示,2.2.1 電路符號(hào)表示,圖2-2PLD的互補(bǔ)緩沖器 圖2-3 PLD的互補(bǔ)輸入 圖2-4 PLD中與陣列表示,圖2-5 PLD中或陣列的表示 圖2-6 陣列線連接表示,2.2.2 PROM原理,2.2.2 PROM原理,2.2.3 PLA原理,PLA：與陣列可編程；或陣列可編程,2.2.4 PAL原理,PAL：與陣列可編程；或陣列固定,2.2.5 GAL原理,邏輯宏單元,輸入/輸出口,輸入口,時(shí)鐘信 號(hào)輸入,三態(tài)控制,可編程與陣列,固定或陣列,GAL16V8,2.3 C

3、PLD/FPGA工作原理,輸入/輸出口,邏輯塊,連線資源,邏輯塊由基本邏輯單元組成，構(gòu)成了PLD器件的邏輯組成核心,連線資源連接內(nèi)部所有單元，不同的邏輯塊通過(guò)可編程的PIA布線來(lái)構(gòu)成所需的邏輯功能,CPLD/FPGA的組成結(jié)構(gòu),2.3.1 CPLD工作原理,CPLD：Complex Programmable Logic Device 內(nèi)部互連結(jié)構(gòu)由固定長(zhǎng)度的連線資源組成，布線的延遲確定，屬確定型結(jié)構(gòu)。邏輯單元主要由“與或陣列”構(gòu)成。 以MAX3000A為例 每16個(gè)宏單元組成一個(gè)邏輯陣列塊,2.3.1 CPLD工作原理,可編程與陣列 固定或陣列,可編程寄存器,2.3.2 FPGA工作原理,FP

4、GA：Field Programmable Gate Array 內(nèi)部互連結(jié)構(gòu)由多種長(zhǎng)度不同的連線資源組成，每次布線的延遲可不同，屬統(tǒng)計(jì)型結(jié)構(gòu)。邏輯單元主體為由靜態(tài)存儲(chǔ)器（SRAM）構(gòu)成的函數(shù)發(fā)生器，即查找表。通過(guò)查找表可實(shí)現(xiàn)邏輯函數(shù)功能。,2.3.2 FPGA工作原理,LUT：LUT本質(zhì)上就是一個(gè)RAM。 當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，F(xiàn)PGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并把結(jié)果事先寫入RAM，這樣每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算，就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可,2.3.2 FPGA工作原理,FPGA查表單元,FPGA查找表單元內(nèi)部

5、結(jié)構(gòu),2.3.2 FPGA工作原理,FPGA內(nèi)基本LE,查表單元LUT,可編程D觸發(fā)器,2.3.3 FPGA/CPLD,FPGA:觸發(fā)器資源豐富適用時(shí)序邏輯,CPLD:乘積項(xiàng)豐富而觸發(fā)器少適用組合邏輯,CPLD:延時(shí)固定,CPLD:掉電后重新上電還能保持編程信息,FPGA:延時(shí)時(shí)間不可預(yù)測(cè)（容易產(chǎn)生競(jìng)爭(zhēng)-冒險(xiǎn)或誤碼等）,FPGA:掉電后重新上電不能保持編程信息，需使用配置芯片,2.4 產(chǎn)品介紹,三家主流公司產(chǎn)品： Altera、Xilinx：數(shù)千門 數(shù)百萬(wàn)門 Lattice：數(shù)萬(wàn)門以下,2.4 產(chǎn)品介紹,Lattice公司的CPLD器件系列,1. ispLSI系列器件,2. MACHXO系列,

6、3. MACH4000系列,4. LatticeSC FPGA系列,5. LatticeECP3 FPGA系列,2.4 產(chǎn)品介紹,Xilinx公司的FPGA和CPLD器件系列,1. Virtex-6系列FPGA,2. Spartan-6器件系列,3. XC9500/XC9500XL系列CPLD,4. Xilinx Spartan-3A系列器件,5. Xilinx的IP核,2.4 產(chǎn)品介紹,Altera公司的FPGA和CPLD器件系列,1. Stratix 4/6 系列FPGA,2. Cyclone 4系列FPGA,3. Cyclone系列FPGA（低成本FPGA）,4. Cyclone II系

7、列FPGA,5. Cyclone III系列FPGA,6. MAX系列CPLD,7. MAX II系列器件,8. Altera宏功能塊及IP核,2.4 產(chǎn)品介紹,Actel公司的FPGA器件,低功耗Flash型FPGA ：IGLOO系列、ProASIC 3系列。 混合信號(hào)FPGA：Fusion系列 耐輻射器件：RTAX-S系列、RTSX-SU系列 反熔絲器件：Axcelerator、SX-A 、eX 、MX 系列,2.4 產(chǎn)品介紹,ALTERA FPGA 常用配置芯片,2.5 編程與配置,大規(guī)模可編程邏輯器件的編程工藝有三種 （1）基于電可擦除存儲(chǔ)單元的EEPROM或Flash技術(shù)。 （2）基

8、于SRAM查找表的編程單元。 （3）基于反熔絲編程單元。,2.5 編程與配置,主要配置方式有三種 1）JTAG方式 2）主動(dòng)配置方式AS 3）被動(dòng)配置方式PS,2.5 編程與配置,1）JTAG配置方式 是由JTAG命令來(lái)配置CPLD/FPGA器件的方式。JTAG接口是IEEE 1149.1邊界掃描測(cè)試的標(biāo)準(zhǔn)接口，主要用于芯片測(cè)試等功能,2.5 編程與配置,JTAG方式是由JTAG命令來(lái)配置CPLD/FPGA器件的方式。主要用于芯片測(cè)試等功能,2.5 編程與配置,2.5 編程與配置,2）主動(dòng)配置方式（AS） 由器件引導(dǎo)配置操作過(guò)程，它控制著外部存儲(chǔ)器和初始化過(guò)程 由FPGA控制配置過(guò)程,2.5 編程與配置,3）被動(dòng)配置方式（PS） 由系統(tǒng)中的其它設(shè)備發(fā)起并控制配置過(guò)程。這些設(shè)備可以是Altera的配置芯片，或者是單板上的智能設(shè)備 FPGA器件在配置過(guò)程中完全是被動(dòng)的，它僅輸出一些狀態(tài)信號(hào)來(lái)配合配置過(guò)程。,2.5 編程與配置,2.5 編程與配置,ALTERA 的 ByteBlaster（MV）下載接口,此接口既可作編 程下載口，也可作 JTAG接口,2.5 編程與配置,接口各引腳信號(hào)名稱,主系統(tǒng)通用 10針標(biāo)準(zhǔn) 配置/下載接口,目標(biāo)板10針標(biāo)準(zhǔn) 配置