中南民族大學(xué)碩士學(xué)位論文1題目腦機(jī)接口載波提取算法的FPGA設(shè)計(jì)與實(shí)現(xiàn)作者焦曉軍導(dǎo)師陳亞光教授學(xué)位碩士學(xué)校中南民族大學(xué)時(shí)間2005摘要選擇適當(dāng)?shù)男盘?hào)分析方法從腦電記錄中提取用戶的信息和命令，是改進(jìn)腦計(jì)算機(jī)接口通信速率的方法之一。因此，我們構(gòu)建了一個(gè)基于自回歸模型和小波變換多分辨分析的誘發(fā)電位單次提取的算法。但該算法計(jì)算復(fù)雜度較高，BCI系統(tǒng)的數(shù)據(jù)量較大，僅靠軟件實(shí)現(xiàn)往往難以滿足實(shí)時(shí)性的需求，為此我們提出來基于FPGA的BCI載波提取算法實(shí)現(xiàn)方式。實(shí)時(shí)信號(hào)處理系統(tǒng)中，底層的信號(hào)處理算法計(jì)算量大，對(duì)處理速度的要求高，但運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單，適于用進(jìn)行硬件實(shí)現(xiàn)。高層處理算法的特點(diǎn)是所處理的數(shù)據(jù)量較低層算法少，但算法的控制結(jié)構(gòu)復(fù)雜，適于用尋址方式靈活、通信機(jī)制強(qiáng)大的芯片來實(shí)現(xiàn)。對(duì)系統(tǒng)綜合分析后，我們提出了選用DSP和FPGA相結(jié)合、構(gòu)建實(shí)現(xiàn)BCI接口載波提取算法硬件平臺(tái)的這一設(shè)計(jì)方案。根據(jù)上述技術(shù)方案對(duì)算法進(jìn)行分解后，提出了具體的硬件體系結(jié)構(gòu)。結(jié)構(gòu)中腦機(jī)接口載波提取算法的FPGA設(shè)計(jì)與實(shí)現(xiàn)2充分利用了流水線處理模式，發(fā)揮了雙端口RAM器件的優(yōu)勢(shì)，以保證數(shù)據(jù)處理的高速、高效性。隨后按照自頂向下的設(shè)計(jì)方法，通過對(duì)算法的特點(diǎn)進(jìn)行分析，把算法劃分為不同的功能子模塊，包括接口單元、存儲(chǔ)單元、運(yùn)算單元、控制單元等。分別對(duì)子模塊進(jìn)行了設(shè)計(jì)實(shí)現(xiàn)。設(shè)計(jì)過程中，利用了VHDL語(yǔ)言的結(jié)構(gòu)嚴(yán)謹(jǐn)、表達(dá)清晰的特點(diǎn)，用高層次的描述語(yǔ)言直接去構(gòu)造最底層的硬件邏輯結(jié)構(gòu)；又充分利用模塊化的設(shè)計(jì)，發(fā)揮了可重用技術(shù)的優(yōu)點(diǎn)，使設(shè)計(jì)層次分明、硬件結(jié)構(gòu)簡(jiǎn)潔明了。最后利用集成EDA工具QUARTUSII40，結(jié)合ALTERA公司的STRATIX系列芯片，完成了FPGA開發(fā)的全過程。實(shí)驗(yàn)結(jié)果表明，本文所設(shè)計(jì)系統(tǒng)能夠完成基于自回歸模型和小波變換多分辨分析的BCI載波的單次提取算法。較好地解決了BCI信號(hào)處理中實(shí)時(shí)性的需求。關(guān)鍵詞腦機(jī)接口；小波變換；AR模型；FPGA；VHDL；EDA中南民族大學(xué)碩士學(xué)位論文3ABSTRACTAMETHODOFIMPROVINGINFORMATIONTRANSFERRATESOFBCIISTOSELECTANAPPROPRIATESIGNALPROCESSINGALGORITHMTOEXTRACTTHEUSERSMESSAGESANDCOMMANDSFROMHISELECTROENCEPHALOGRAPHEEGTHENWEDEVELOPANALGORITHMOFESTIMATIONERPFROMARECORDWITHTHESTATISTICALLYINDEPENDENTBACKGROUNDEEGNOISEBASEDONAUTOREGRESSIVEMODELANDWAVELETMULTIRESOLUTIONANALYSISBUTTHEALGORITHMHAVEHIGHCOMPUTATIONALCOMPLEXITYANDTHEAMOUNTOFDATAFROMSCALPTOBEPROCESSEDISLARGE,ITISDIFFICULTTOIMPLEMENTTHEALGORITHMINREALTIMEONLYBYSOFTWAREACHIEVEMENTSOWEPUTFORWARDTHEMETHODOFEXTRACTIONTHEBCICARRIEROFCOMMUNICATIONBASEDONFPGAINOURCASE,THELOWLEVELSIGNALSPROCESSINGPROCEDUREWITHTHECHARACTERISTICOFHIGHCOMPUTATIONLOADBUTRELATIVELYSIMPLECOMPUTATIONALCOMPLEXITY,ISFITTOBEIMPLEMENTEDBYHARDWARETHEHIGHLEVELPROCESSINGPROCEDUREWITHLOWCOMPUTATIONLOADBUTCOMPUTATIONALCOMPLEXITYHIGH,ISFITTOBEIMPLEMENTEDBYDSPSO,WEBRINGFORWARDADESIGNPROJECTTOCONSTRUCTTHEHARDWAREPLATFORMCOMBINEDDSPWITHFPGAFOREXTRACTIONOFBCICARRIEROFCOMMUNICATIONACCORDINGTOTHISPROJECT,WEDEVELOPEDAHARDWARESYSTEMSTRUCTUREAIMEDATTHISIDIOGRAPHICAPPLICATIONINTHISSTRUCTUREWETAKEFULLADVANTAGEOFWATERLINEPROCESSINGMODEANDDUALPORTRAMSTOENSUREDATAPROCESSINGWITHHIGHSPEEDANDHIGHEFFICIENCYSUBSEQUENTLYWEADOPTTHETOPDOWNDESIGNMETHOD,ANDDIVIDETHEALGORITHMINTOSEVERALDIFFERENTFUNCTIONMODULES,INCLUDESINTERFACEBLOCK,MEMORYBLOCK,OPERATIONBLCOK,CONTROLBLOCK,ANDSOONTHENDESIGNANDACHIEVETHEMODULESRESPECTIVELYUSINGTHEHIGHLEVELDESCRIPTIONLANGUAGEVHDLFINALLYBYMEANSOFTHEINTEGRATEDEDATOOLQUARTUSII40ANDCOMBINETHESTRATIXDEVICE,WECOMPLETETHEDESIGNEXPERIMENTRESULTSSHOWEDTHAT,THISSYSTEMCANACHIEVESINGLETRIALERPEXTRACTIONFORBRAINCOMPUTERINTERFACESINREALTIMEKEYWORDSBCI；WAVELETTRANSFORM；ARMODEL；FPGA；VHDL；EDA腦機(jī)接口載波提取算法的FPGA設(shè)計(jì)與實(shí)現(xiàn)6第1章緒論11研究背景與現(xiàn)狀111腦機(jī)接口技術(shù)的最新進(jìn)展直接用大腦思維活動(dòng)的信號(hào)與外界進(jìn)行通信，是人類追求的目標(biāo)。近十年來，國(guó)際上許多實(shí)驗(yàn)室一直在探索大腦計(jì)算機(jī)接口BRAINCOMPUTERINTERFACE,BCI技術(shù)15。預(yù)計(jì)，這種全新的通信技術(shù)能夠用于輔助控制交通工具、武器和其它系統(tǒng)2，包括為那些神經(jīng)肌肉受損，不能使用常規(guī)通信手段的患者提供和外界進(jìn)行交流的方法。為此，目前各國(guó)有許多研究小組專門從事這方面的研究工作，美國(guó)國(guó)立衛(wèi)生研究所NATIONALINSTITUTESOFHEALTH,NIH和美國(guó)國(guó)防部高級(jí)計(jì)劃署ADVANCEDRESEARCHPROJECTSAGENCY,APRA，也對(duì)這個(gè)生物醫(yī)學(xué)工程的新項(xiàng)目給予了特殊的支持2。自上世紀(jì)90年代末以來，在美國(guó)“人類腦計(jì)劃”的資金支持下，BCI的研究逐漸成為熱點(diǎn)。NATURE雜志2000年刊載了題為“REALBRAINSFORREALROBOTS”的文章,報(bào)道了從猴子大腦皮層獲取的神經(jīng)信號(hào)，實(shí)時(shí)控制千里之外的一個(gè)機(jī)器人，實(shí)現(xiàn)了“MONKEYTHINK,ROBOTDO”。近年來，BCI研究在質(zhì)和量?jī)蓚€(gè)方面都有了迅速增長(zhǎng)，1995年只有不到6個(gè)研究小組，至2000年研究小組的數(shù)量已超出了20個(gè)。2002年美國(guó)國(guó)防部高級(jí)研究計(jì)劃署（DARPA）出于軍事目的投入了巨資，從而興起了一個(gè)腦機(jī)接口研究的高潮?，F(xiàn)在世界各地已有近百個(gè)研究小組專門從事該領(lǐng)域的研究工作。1999年，美國(guó)NIH在紐約發(fā)起了首屆關(guān)于BCI技術(shù)的國(guó)際會(huì)議，50位來自多個(gè)國(guó)家代表22個(gè)小組的研究者參與了會(huì)議。此次會(huì)議回顧了BCI研究歷程及現(xiàn)狀，定義了BCI研究和應(yīng)用的基本目的，明確和強(qiáng)調(diào)了關(guān)鍵的技術(shù)問題，考慮了研究規(guī)程和評(píng)估方法標(biāo)準(zhǔn)，標(biāo)志著這一熱點(diǎn)領(lǐng)域的形成。隨著DARPA的介入，該領(lǐng)域的研究不斷升溫，吸引了全世界眾多的研究小組參與其中。2002年6月在同一地點(diǎn)又舉行了第二次BCI的國(guó)際會(huì)議。92位來自美國(guó)、加拿大、歐洲和中國(guó)代表38個(gè)不同研究小組的研究者參與了會(huì)議。這次大會(huì)的主題定為“MOVINGBEYONDDEMONSTRATIONS（超越演示）”。2003年3月，IEEE生物醫(yī)學(xué)工程學(xué)會(huì)舉行的首屆神經(jīng)工程國(guó)際會(huì)議，與腦機(jī)接口有關(guān)的論文竟達(dá)一半以上。各種新技術(shù)、新方法層出不窮，朝實(shí)用化方向全面推進(jìn)。在我國(guó)，2003年10月在無錫召開的中國(guó)生物醫(yī)學(xué)工程學(xué)會(huì)電子學(xué)分會(huì)會(huì)議上，許多與會(huì)者對(duì)此領(lǐng)域表示了極大的興趣，紛紛投入此熱點(diǎn)領(lǐng)域的研究之中南民族大學(xué)碩士學(xué)位論文7中。腦計(jì)算機(jī)接口BCI，是一個(gè)不依賴外周神經(jīng)和肌肉組織等通常大腦輸出通道的通信系統(tǒng)。經(jīng)過幾年的努力，人們已經(jīng)在實(shí)驗(yàn)室構(gòu)建了一些不同的BCI系統(tǒng)613，這些系統(tǒng)使用來自頭皮的EEGELECTROENCEPHALOGRAPH信號(hào)或來自大腦皮質(zhì)單個(gè)神經(jīng)元的信號(hào)。他們嘗試?yán)眠@些系統(tǒng)去控制光標(biāo)運(yùn)動(dòng)、選擇字母或圖標(biāo)、運(yùn)行某個(gè)神經(jīng)補(bǔ)償裝置、操縱飛行模擬器等。這是一些激動(dòng)人心的進(jìn)展，具有很大的理論意義和應(yīng)用前景。BCI系統(tǒng)的通信帶寬是相當(dāng)?shù)偷模谧詈玫那闆r下只能提供每分鐘525比特的速率1，遠(yuǎn)不能滿足正常的需求。速度和準(zhǔn)確性的提高取決于信號(hào)處理、翻譯算法和用戶訓(xùn)練方面的改進(jìn)。這些改進(jìn)依賴于各學(xué)科間合作的增強(qiáng)，如神經(jīng)科學(xué)家、工程師、計(jì)算機(jī)程序師、心理學(xué)家、康復(fù)專家，取決于用于評(píng)估的客觀方法的廣泛應(yīng)用。112本課題的引出本課題是國(guó)家自然科學(xué)基金項(xiàng)目“腦計(jì)算機(jī)接口的新構(gòu)思與新技術(shù)的研究”的一個(gè)組成部分。為了便于分析，首先簡(jiǎn)介一下項(xiàng)目的主要思想，然后討論本文打算解決的問題。1121項(xiàng)目總體介紹本項(xiàng)目擬構(gòu)建一個(gè)新穎的BCI系統(tǒng)，該系統(tǒng)讓被試觀察呈現(xiàn)在計(jì)算機(jī)屏幕上的由36個(gè)字符構(gòu)成的虛擬鍵盤，采用模擬人類自然閱讀的誘發(fā)模式，大腦自主地進(jìn)行選擇性輸入。系統(tǒng)工作過程中，用戶注視虛擬鍵盤上不同的字符時(shí)，從頭皮檢測(cè)到的從事選擇活動(dòng)直接相關(guān)的認(rèn)知信號(hào)的時(shí)域分布則不同，經(jīng)計(jì)算機(jī)自動(dòng)識(shí)別后，確定被試所選定的字符對(duì)象，最終使被試的意愿在屏幕上以英文句子的形式顯示出來，完成人類大腦和計(jì)算機(jī)之間的通信。系統(tǒng)結(jié)構(gòu)如圖11所示信號(hào)采集與無線發(fā)送裝置信號(hào)無線接收裝置便攜計(jì)算機(jī)圖11腦計(jì)算機(jī)接口的系統(tǒng)構(gòu)成腦機(jī)接口載波提取算法的FPGA設(shè)計(jì)與實(shí)現(xiàn)8它包括ERP采集和無線發(fā)送裝置，該裝置用于獲得來自頭皮的ERP電位，經(jīng)量化編碼后以無線的方式傳送出去。作為配套設(shè)施，我們擬開發(fā)一個(gè)無線接收裝置接收這些數(shù)據(jù)并將其送到一個(gè)便攜式計(jì)算機(jī)中，該計(jì)算機(jī)的主要任務(wù)為在屏幕上為用戶構(gòu)建一個(gè)特殊的虛擬鍵盤；工作過程中提供模擬人類自然閱讀的誘發(fā)模式并提取ERP信號(hào)；根據(jù)所得到的ERP信號(hào)和編解碼方案進(jìn)行解碼，從而確定被試所選擇的字符；由選定的字符組成英文句子，在屏幕上表述被試的意愿。其主要研究?jī)?nèi)容如下腦計(jì)算機(jī)通信載波的選取選擇適當(dāng)?shù)腅EG成分作為腦計(jì)算機(jī)通信的載波是至關(guān)重要的問題。本研究中，擬使用我們?cè)趪?guó)家自然科學(xué)基金資助下研究成功的一種新技術(shù)14采用模擬人類自然閱讀誘發(fā)模式所得到的ERP成分作為通信的載體。采用模擬自然閱讀的誘發(fā)模式有兩個(gè)優(yōu)點(diǎn)第一它能抑制大腦產(chǎn)生外源性成分（誘發(fā)噪聲），作業(yè)過程中從頭皮檢測(cè)到的ERP信號(hào)具有較高的信噪比，使得ERP成分的提取變得容易，提高了通信得可靠性；第二，每一次誘發(fā)作業(yè)中，ERP成分均伴隨目標(biāo)字出現(xiàn)，避免了常規(guī)模式下為產(chǎn)生P300而添加的大量冗余作業(yè)，提高了通信的速率。構(gòu)建虛擬鍵盤為了使BCI系統(tǒng)能夠完成較復(fù)雜的通信任務(wù)，還必須解決在多個(gè)對(duì)象中選定特定對(duì)象的問題。為此，我們擬在計(jì)算機(jī)屏幕上構(gòu)建了一個(gè)虛擬鍵盤，該鍵盤和一般虛擬鍵盤不同，它的每個(gè)鍵粒由鍵名和一個(gè)小視窗組成。如圖12所示圖12虛擬鍵盤示意圖該鍵盤由36個(gè)鍵粒構(gòu)成。鍵粒的上半部標(biāo)注有代表該鍵名稱的字符，下半部是一個(gè)小視窗。系統(tǒng)運(yùn)行時(shí)，帶有指定顏色標(biāo)記的一組符號(hào)串以模擬自然閱讀的方式，按一定時(shí)間間隔先后平移通過每個(gè)小窗視。使用者只需凝視目標(biāo)字符鍵下中南民族大學(xué)碩士學(xué)位論文9部的小視窗，并從中搜索特定標(biāo)記。當(dāng)特定的標(biāo)記移過被試注視的小視窗時(shí)，將在被試頭皮檢測(cè)到對(duì)應(yīng)的ERP成分。編碼方式事實(shí)上在作業(yè)過程中，有36個(gè)鍵粒供用戶選擇，必須能夠判定用戶當(dāng)前所選擇的是哪一個(gè)鍵粒。為此，我們?yōu)槊總€(gè)鍵粒構(gòu)建一個(gè)特定的誘發(fā)符號(hào)串，該符號(hào)串可以在各自小視窗中勻速移動(dòng)，不同鍵粒所對(duì)應(yīng)的誘發(fā)符號(hào)串的差別在于，目標(biāo)符號(hào)在符號(hào)串中所處的位置不同。因此，帶有目標(biāo)符號(hào)的誘發(fā)符號(hào)串在各自的視窗中同時(shí)勻速移動(dòng)時(shí)，目標(biāo)符號(hào)進(jìn)入小視窗的時(shí)間也不同。通信過程中，被試注視不同的鍵粒，該對(duì)象所對(duì)應(yīng)的認(rèn)知信號(hào)特征（P200），將在EEG記錄的不同時(shí)段呈現(xiàn)。這樣，通信任務(wù)就簡(jiǎn)化成了探測(cè)該信號(hào)的時(shí)域分布，被試打算通信的字符將由該信號(hào)在EEG中所處的時(shí)段不同而確定。圖13表明了虛擬鍵盤上A、B、C三個(gè)鍵粒所對(duì)應(yīng)的誘發(fā)字串。圖中深色豎線表示各目標(biāo)符號(hào)中的紅色識(shí)別標(biāo)記，由于它們所處的幾何位置不同，在其對(duì)應(yīng)鍵粒的小視窗下同時(shí)移動(dòng)時(shí)，紅色識(shí)別標(biāo)記出現(xiàn)的時(shí)間也不同，依次相差100毫秒。圖14為被試分別注視虛擬鍵盤中A、B、C三個(gè)鍵粒時(shí)，在頭皮FZ處所得到的各自P200成分。我們把鍵粒A的目標(biāo)符號(hào)移入其小視窗的時(shí)刻定為計(jì)時(shí)零點(diǎn)，則B、C兩鍵粒的對(duì)應(yīng)的目標(biāo)符號(hào)移入B、C小視窗的時(shí)刻相對(duì)于A鍵粒依次延遲100毫秒和200毫秒。圖14A、圖14B、圖14C表示了被試注視不同鍵粒時(shí)采集到的ERP成分，它們?cè)跁r(shí)段上依次相差100毫秒,這樣我們就可根據(jù)P200的時(shí)間分布確定被試所選擇的字母圖13A、B、C鍵粒對(duì)應(yīng)誘發(fā)字串示例圖14被試分別注視A、B、C鍵粒時(shí)所對(duì)應(yīng)的ERP成分1122本文的主要任務(wù)選擇適當(dāng)?shù)男盘?hào)分析方法1425從腦電記錄中提取用戶的信息和命令，是改進(jìn)腦計(jì)算機(jī)接口通信速率的方法之一。BCI系統(tǒng)進(jìn)行信號(hào)分析地目的是為了最大限度地提高攜帶用戶信息和命令的EEG的信噪比（SNR），要達(dá)到這個(gè)目的，必須考慮噪聲源的性質(zhì)26，噪聲有非神腦機(jī)接口載波提取算法的FPGA設(shè)計(jì)與實(shí)現(xiàn)10經(jīng)源（如眼動(dòng)、肌電、60HZ工頻噪聲），和神經(jīng)源噪聲（除了那些對(duì)通信有意義的其它EEG信號(hào)）當(dāng)噪聲的特征在頻率、時(shí)段、幅度和所希望得到的信號(hào)相似時(shí)，噪聲的檢測(cè)和識(shí)別是最大的問題。在我們的系統(tǒng)中，來自頭皮的ERP實(shí)驗(yàn)記錄包括自發(fā)腦電、肌電及各種環(huán)境噪聲。對(duì)信號(hào)影響最大的是自發(fā)腦電EEG噪聲，其幅度遠(yuǎn)大于誘發(fā)響應(yīng)信號(hào)，且其頻率和時(shí)段與作為通信載波的ERP成分交疊，利用常規(guī)的濾波算法難以將其消除。因此，如何從強(qiáng)背景噪聲中提取與BCI通信作業(yè)有關(guān)的ERP信號(hào)是首先要解決的問題。小波變換是ERP提取的另一種常用方法2738。算法從多個(gè)尺度和細(xì)節(jié)對(duì)信號(hào)進(jìn)行考察，對(duì)信號(hào)的時(shí)域和頻域的局部性質(zhì)進(jìn)行分析和處理。它是建立在信號(hào)與噪聲的小波變換模極大值在不同尺度下的傳播行為不同的基礎(chǔ)上的。信號(hào)的小波變換模極大值隨尺度的減小而減小，噪聲正好相反。但自發(fā)腦電噪聲的分布是非高斯性的，不能直接用多尺度小波分析方法確定其局部奇異性，因此，需要首先為EEG噪聲建立一個(gè)適當(dāng)?shù)哪Ｐ?，以便?duì)其進(jìn)行白化預(yù)處理。對(duì)于描述EEG的活動(dòng)，自回歸AR模型參數(shù)估計(jì)是一個(gè)有用的方法，并可以證明它對(duì)于BCI應(yīng)用的價(jià)值1012。為此，本課題組提出了一個(gè)基于自回歸模型和小波變換多分辨分析的誘發(fā)電位單次提取的算法。算法的處理流程是，先在記錄中采集一段與作業(yè)無關(guān)的自發(fā)腦電噪聲，計(jì)算出適合于該噪聲的AR模型參數(shù)，構(gòu)成白化濾波器，使得ERP記錄通過該濾波器后有色的自發(fā)腦電噪聲變?yōu)榘自肼?。然后基于信?hào)與噪聲有不同的局部奇異性、小波變換模極大值在不同尺度下有不同傳播行為的原則，進(jìn)行消噪，去掉由噪聲產(chǎn)生的模極大值點(diǎn)及其模極大值小波域，保留信號(hào)的奇異性。最后對(duì)信號(hào)進(jìn)行重構(gòu)和還原處理，得到去噪后的近似誘發(fā)電位。現(xiàn)在的問題是在我們的處理過程中，每次作業(yè)記錄長(zhǎng)度為36秒，為了判別被試所選擇的具體目標(biāo)，需要將來自頭皮的實(shí)驗(yàn)數(shù)據(jù)間隔100毫秒進(jìn)行部分重疊的分段，每段時(shí)程為1秒，然后對(duì)所有數(shù)據(jù)段分別進(jìn)行處理。由此可以看出，每次作業(yè)后，需要處理的數(shù)據(jù)量是很大的。為了滿足實(shí)時(shí)性的要求，我們還必須設(shè)計(jì)一個(gè)適當(dāng)?shù)膶?shí)現(xiàn)方式。方案一是依靠通用計(jì)算機(jī)及特定的程序完成相應(yīng)信號(hào)處理算法，具有實(shí)現(xiàn)簡(jiǎn)單，參數(shù)調(diào)整方便等優(yōu)點(diǎn)，但在我們的系統(tǒng)中運(yùn)算的速度難以滿足實(shí)時(shí)性的要求。方案之二是選擇大規(guī)模或超大規(guī)模集成的微處理器，包含數(shù)字信號(hào)處理器（DSP）來完成信號(hào)處理算法39，將使運(yùn)算的速度較通用計(jì)算機(jī)有較大的提高。它們依靠執(zhí)行不同的軟件程序，幾乎可以完成任意種類的系統(tǒng)功能，因此在電子系統(tǒng)中獲得了廣泛使用。但正因?yàn)樗鼈兪且揽寇浖ぷ鞯钠骷?，?dǎo)致其工作處理速度受到限制，在工作速度有較高要求的場(chǎng)合，仍不能獲得令人滿意的結(jié)果。隨著電子設(shè)備及IC芯片設(shè)計(jì)的不斷復(fù)雜化和計(jì)算機(jī)技術(shù)的發(fā)展，人們已開始中南民族大學(xué)碩士學(xué)位論文11利用計(jì)算機(jī)的高速運(yùn)算特性與邏輯分析能力，在電子設(shè)計(jì)領(lǐng)域進(jìn)行僅靠人工將難以完成的例如VLSI器件或復(fù)雜電子系統(tǒng)的設(shè)計(jì)、分析工作，由此誕生了一門新興的EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)。這是一門綜合了現(xiàn)代電子與計(jì)算機(jī)技術(shù)的最新研究成果，即以計(jì)算機(jī)為工作平臺(tái)對(duì)電子線路或系統(tǒng)進(jìn)行自動(dòng)化設(shè)計(jì)與應(yīng)用的計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)。EDA正在逐步取代人工進(jìn)行復(fù)雜電子系統(tǒng)或VLSI器件的設(shè)計(jì)、分析與仿真過程，成為設(shè)計(jì)、研制、應(yīng)用現(xiàn)代定制或半定制ASIC器件必不可少的技術(shù)基礎(chǔ)。目前EDA技術(shù)已開始進(jìn)入第四個(gè)發(fā)展階段，各種設(shè)計(jì)軟件日益齊全，CPLD和FPGA器件的集成越來越高，F(xiàn)PGA器件已經(jīng)達(dá)到300萬門和200MHZ。較復(fù)雜的算法可以在單片F(xiàn)PGA芯片實(shí)現(xiàn)。其運(yùn)算速度遠(yuǎn)遠(yuǎn)超過了DSP。例如，對(duì)于1024點(diǎn)的FFT運(yùn)算，采用TI54X系列的DSP作為處理器，100MIPS的處理能力，從輸入到輸出需要03MS；采用100MHZ的FPGA，僅需要幾個(gè)周期的延遲，即幾十NS后就可得到輸出。軟件方案的延遲是硬件方案的1000倍以上，顯然硬件方案的效率高很多。當(dāng)數(shù)據(jù)量增大或算法更加復(fù)雜時(shí)，硬件方案的效率優(yōu)勢(shì)將更加顯著。但是硬件方案效率的提高是以增加資源為代價(jià)的，有時(shí)甚至?xí)^器件本身所能提供的資源。對(duì)系統(tǒng)綜合分析后，我們提出了選用DSP和FPGA相結(jié)合、構(gòu)建實(shí)現(xiàn)BCI接口載波提取算法硬件平臺(tái)的這一設(shè)計(jì)方案。即實(shí)現(xiàn)基于自回歸模型和小波變換多分辨率分析的誘發(fā)電位單次提取的算法時(shí)，把AR模型的參數(shù)識(shí)別等結(jié)構(gòu)復(fù)雜的算法用DSP去實(shí)現(xiàn)，將數(shù)據(jù)量大、運(yùn)算結(jié)構(gòu)相對(duì)簡(jiǎn)單的算法用FPGA芯片設(shè)計(jì)的專用硬件實(shí)現(xiàn)，以滿足實(shí)時(shí)性的需求。12本文內(nèi)容安排具體結(jié)構(gòu)安排如下第二章研究算法的構(gòu)架設(shè)計(jì)和方案確定，主要分析FPGA設(shè)計(jì)所要達(dá)到的要求指標(biāo)，經(jīng)過對(duì)算法合理分解，提出了新的硬件架構(gòu)，及工作流程，確定了設(shè)計(jì)方案。并介紹了設(shè)計(jì)所采用的硬件平臺(tái)及軟件平臺(tái)。第三章進(jìn)行可編程邏輯芯片的具體設(shè)計(jì)實(shí)現(xiàn)，主要從各個(gè)子模塊入手，詳細(xì)講述了接口單元、存儲(chǔ)單元、運(yùn)算單元、控制單元的具體實(shí)現(xiàn)過程。第四章是系統(tǒng)的仿真和驗(yàn)證。簡(jiǎn)單介紹了仿真的目的和方法，分別對(duì)設(shè)計(jì)子模塊進(jìn)行了時(shí)序仿真和功能驗(yàn)證，與MATLAB的仿真結(jié)果進(jìn)行了比較。最后是結(jié)論和展望。腦機(jī)接口載波提取算法的FPGA設(shè)計(jì)與實(shí)現(xiàn)12第2章設(shè)計(jì)方案21腦機(jī)接口系統(tǒng)算法的分解與劃分實(shí)時(shí)信號(hào)處理系統(tǒng)中，底層的信號(hào)預(yù)處理算法處理的數(shù)據(jù)量大，對(duì)處理速度的要求高，但運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單，適于用進(jìn)行硬件實(shí)現(xiàn)。高層處理算法的特點(diǎn)是所處理的數(shù)據(jù)量較低層算法少，但算法的控制結(jié)構(gòu)復(fù)雜，適于用尋址方式靈活、通信機(jī)制強(qiáng)大的芯片來實(shí)現(xiàn)。在本文中，誘發(fā)腦電信號(hào)提取算法的流程如圖21所示預(yù)處理多尺度小波分析去噪信號(hào)重構(gòu)腦電記錄去噪信號(hào)圖21腦電信號(hào)處理的流程圖其中，預(yù)處理部分主要解決自發(fā)腦電噪聲的白化處理。首先根據(jù)一段與作業(yè)無關(guān)的自發(fā)腦電信號(hào)進(jìn)行AR模型參數(shù)識(shí)別，然后利用得到的模型參數(shù)構(gòu)造白化濾波器，對(duì)全部腦電記錄進(jìn)行白化濾波，為隨后的小波去噪打下基礎(chǔ)。信號(hào)重構(gòu)包括小波合成，逆白化濾波。經(jīng)過分析可知，AR模型參數(shù)計(jì)算以及去噪部分計(jì)算量小，但是控制復(fù)雜。因此這部分由DSP采用軟件實(shí)現(xiàn)。而白化濾波、小波分解、小波合成、逆白化濾波部分算法結(jié)構(gòu)簡(jiǎn)單，計(jì)算量大，采用FPGA實(shí)現(xiàn)。本文主要討論相關(guān)算法的FPGA實(shí)現(xiàn)。22基于FPGA實(shí)現(xiàn)相關(guān)算法的總體設(shè)計(jì)目標(biāo)總體設(shè)計(jì)目標(biāo)有以下7個(gè)方面組成1能夠?qū)崿F(xiàn)預(yù)期的算法功能，即實(shí)現(xiàn)對(duì)數(shù)據(jù)的白化濾波、小波分解與合成、逆白化濾波等功能。2在應(yīng)用過程中，信號(hào)的采樣頻率較低，而FPGA處理數(shù)據(jù)的時(shí)鐘頻率很高，因此需要進(jìn)行適當(dāng)?shù)臄?shù)據(jù)存儲(chǔ)，匹配FPGA內(nèi)部與外部工作頻率的差異。3數(shù)據(jù)是一定時(shí)間段長(zhǎng)的信號(hào)，所以設(shè)計(jì)對(duì)象除了能對(duì)一定長(zhǎng)度的數(shù)據(jù)段進(jìn)行處理外，還必須提供良好的接口，以便與外部進(jìn)行數(shù)據(jù)交換。4考慮不同的情況對(duì)運(yùn)算結(jié)果的分辨率要求不同，相應(yīng)的處理過程也會(huì)不同，要求系統(tǒng)能夠由輸入?yún)?shù)進(jìn)行控制，滿足不同變換級(jí)數(shù)的需要。但級(jí)數(shù)不超過6級(jí)。中南民族大學(xué)碩士學(xué)位論文135AR模型參數(shù)是隨具體樣本不同而變化的，系統(tǒng)必須根據(jù)這種變化調(diào)整濾波器的系數(shù)，隨時(shí)響應(yīng)參數(shù)的改變。6AR模型選擇固定的7階。7系統(tǒng)以單片或片上單元的形式實(shí)現(xiàn)。23硬件平臺(tái)選擇可編程邏輯器件FPGA作為硬件平臺(tái)。FPGA器件可以通過系統(tǒng)內(nèi)部的重新配置來改變邏輯功能，這個(gè)能力賦予系統(tǒng)設(shè)計(jì)者一個(gè)新的自由度，即硬件的功能可以通過軟件改變，使得更新或修改設(shè)計(jì)變得十分容易。采用動(dòng)態(tài)新配置的方法，使FPGA在不同的時(shí)間執(zhí)行不同的功能。利用更新配置邏輯實(shí)現(xiàn)系統(tǒng)的自診斷，產(chǎn)生適應(yīng)不同運(yùn)行環(huán)境的能力。另外，利用可重新配置的FPGA器件能夠簡(jiǎn)化硬件的設(shè)計(jì)和診斷，縮短了產(chǎn)品的上市時(shí)間。本文采用ALTERA公司的STRATIX系列器件，具體型號(hào)及資源見附錄B。該系列器件主要特點(diǎn)包括1高性能體系STRATIX系列器件的新結(jié)構(gòu)采用了DITRECTDRIVETM技術(shù)和快速連續(xù)MULTITRACKTM互聯(lián)技術(shù)。MULTITRACKTM互聯(lián)技術(shù)可以根據(jù)走線不同長(zhǎng)度進(jìn)行優(yōu)化，改善內(nèi)部模塊之間的互聯(lián)性能。DIRECTDRIVETM技術(shù)保證片內(nèi)所有的函數(shù)可以直接連接使用同一布線資源。這兩種技術(shù)與QUARTUSII20以上版本軟件提供的LOGICLOCKTM功能相結(jié)合，便于進(jìn)行模塊化設(shè)計(jì)，簡(jiǎn)化了系統(tǒng)集成。STRATIX系統(tǒng)器件片內(nèi)的全局和本地時(shí)鐘資源提供了多達(dá)40個(gè)獨(dú)立的系統(tǒng)時(shí)鐘，有利于實(shí)現(xiàn)最豐富的系統(tǒng)性能；全新的布線結(jié)構(gòu)，分為三種長(zhǎng)度的行列布線，在保證延時(shí)可預(yù)測(cè)的同時(shí)，增加了布線的靈活性。2大容量存儲(chǔ)資源STRATIX器件中的TRIMATRIX存儲(chǔ)結(jié)構(gòu)具有高達(dá)10MBIT的RAM和高達(dá)12TBPS的峰值存儲(chǔ)帶；有三種不同的嵌入存儲(chǔ)模塊類型，它們都具有混合寬度和混合時(shí)鐘模式嵌入移位寄存器功能，可用于多種不同的場(chǎng)合。3高帶寬DSP模塊STRATIXDSP模塊包括硬件乘法器、加法器、減法器、累加器和流水線寄存器。各個(gè)功能單元之間有專用的走線，具有針對(duì)STRATIX器件內(nèi)部大量存儲(chǔ)器的專用存儲(chǔ)器結(jié)構(gòu)接口，因此通過優(yōu)化設(shè)計(jì)，DSP模塊可提供高達(dá)20GMACS的DSP性能，并且具有盡可能小的布線擁塞。24軟件平臺(tái)采用QUARTUSII40軟件平臺(tái)。這是一個(gè)集成的EDA工具，可以完成整個(gè)集成電路設(shè)計(jì)過程中的所有工作，包括設(shè)計(jì)輸入、仿真、綜合、布線、下載等，其開發(fā)流程如圖22所示。最新版本支持ALTERA公司的全系列的產(chǎn)品。腦機(jī)接口載波提取算法的FPGA設(shè)計(jì)與實(shí)現(xiàn)14為了提高設(shè)計(jì)效率，優(yōu)化設(shè)計(jì)結(jié)果，很多廠家還提供了很多專業(yè)軟件，用以配合芯片廠家提供的工具進(jìn)行更高效率的設(shè)計(jì)。最常見的組合是同時(shí)使用專業(yè)HDL邏輯綜合軟件和集成開發(fā)工具。當(dāng)前所流行的HDL語(yǔ)言中當(dāng)數(shù)VHDL和VERILOG，但是考慮到VHDL語(yǔ)言設(shè)計(jì)技術(shù)齊全、方法靈活、支持廣泛，其系統(tǒng)硬件描述能力強(qiáng)，高層次的行為描述和低層次的RTL描述和結(jié)構(gòu)描述的混合使用的便捷，以及其設(shè)計(jì)編程可與工藝無關(guān)和作為IEEE的工業(yè)標(biāo)準(zhǔn)易于共享和復(fù)用等特點(diǎn)，因此采用VHDL語(yǔ)言來進(jìn)行設(shè)計(jì)。行為級(jí)描述行為級(jí)優(yōu)化，仿真以及向RTL級(jí)描述轉(zhuǎn)化選定工藝庫(kù)，確定約束條件，完成邏輯綜合與邏輯優(yōu)化門級(jí)仿真與測(cè)試生成布局布線與參數(shù)提取后仿真向器件加載代碼圖22EDA軟件QUARTUSII40的設(shè)計(jì)流程25設(shè)計(jì)方法1采用自頂向下的設(shè)計(jì)方法。從系統(tǒng)總體要求出發(fā)，自上至下的逐步將設(shè)計(jì)內(nèi)容細(xì)化，然后完成系統(tǒng)硬件的整體設(shè)計(jì)。在現(xiàn)今電子系統(tǒng)的規(guī)模和功能日趨復(fù)雜的情況下，這種設(shè)計(jì)方法已被人們廣泛采用。自頂向下正向設(shè)計(jì)流程包括如下幾個(gè)方面根據(jù)功能要求進(jìn)行系統(tǒng)設(shè)計(jì)構(gòu)建整體框圖；將系統(tǒng)按功能細(xì)分，劃分子系統(tǒng)模塊；進(jìn)行邏輯設(shè)計(jì)；根據(jù)邏輯圖或功能模塊進(jìn)行電路設(shè)計(jì)；由電路圖設(shè)計(jì)版圖或形成網(wǎng)格表；最后進(jìn)行工藝設(shè)計(jì)。2IP（INTELLECTUALPROPERTY）核重用的方法40。IP核模塊有行為（BEHAVIOR）、結(jié)構(gòu)（STRUCTURE）和物理（PHYSICAL）三級(jí)不同程度的設(shè)計(jì)。對(duì)應(yīng)描述功能行為的不同分為三類即軟核（SOFTIPCORE）、完成結(jié)構(gòu)描述的固核（FIRMIPCORE）和基于物理描述并經(jīng)過工藝驗(yàn)證的硬核（HARDIPCORE）。設(shè)計(jì)中，采用了IP核重用的方中南民族大學(xué)碩士學(xué)位論文15法，可以有效降低工作量、節(jié)省開發(fā)時(shí)間。3利用VHDL語(yǔ)言在較高的層次完成設(shè)計(jì)輸入，然后經(jīng)EDA工具進(jìn)行綜合、適配，形成網(wǎng)格表文件，即可下載到具體FPGA器件工作。VHDL的設(shè)計(jì)方法的主要優(yōu)點(diǎn)可歸納為如下幾點(diǎn)VHDL具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可讀性強(qiáng)，可用明確的代碼描述復(fù)雜的控制邏輯設(shè)計(jì)，并且具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件的生成。VHDL允許設(shè)計(jì)者不依賴于器件，具有相對(duì)的獨(dú)立性。同一設(shè)計(jì)描述，可以采用多種不同器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。若需對(duì)設(shè)計(jì)進(jìn)行資源利用和性能方面的優(yōu)化，也并不是要求設(shè)計(jì)者非常熟悉器件的結(jié)構(gòu)，從而可以集中精力從事設(shè)計(jì)構(gòu)思。可移植性強(qiáng)。VHDL的設(shè)計(jì)描述可以被不同的EDA工具支持，可以在不同的仿真工具、綜合工具、工作平臺(tái)上執(zhí)行。用VHDL語(yǔ)言編寫的源程序便于文檔管理，和設(shè)計(jì)結(jié)果的交流、保存、重用。26FPGA內(nèi)部功能單元的劃分按照設(shè)計(jì)目標(biāo)，把FPGA內(nèi)部分為四個(gè)子功能模塊即接口單元、存儲(chǔ)單元、運(yùn)算單元、控制單元，如圖23所示接口單元存儲(chǔ)單元運(yùn)算單元控制單元圖23FPGA內(nèi)部功能單元的劃分框圖接口單元用于完成數(shù)據(jù)的輸入輸出以及數(shù)據(jù)的切換?？刂茊卧糜诳刂聘鞑糠值臅r(shí)序和對(duì)數(shù)據(jù)的讀寫操作，它們的電路形式不具備規(guī)則性，因具體結(jié)構(gòu)而定。存儲(chǔ)單元用于存儲(chǔ)外部輸入的數(shù)據(jù)、參數(shù)和運(yùn)算單元產(chǎn)生的中間結(jié)果。運(yùn)算單元負(fù)責(zé)對(duì)數(shù)據(jù)進(jìn)行運(yùn)算處理。一個(gè)完整的系統(tǒng)架構(gòu)均具有以上四個(gè)單元，但各種硬件架構(gòu)的主要區(qū)別在于腦機(jī)接口載波提取算法的FPGA設(shè)計(jì)與實(shí)現(xiàn)16對(duì)存儲(chǔ)單元和運(yùn)算單元的設(shè)計(jì)和安排。其設(shè)計(jì)目標(biāo)是，通過對(duì)數(shù)據(jù)的合理調(diào)度和安排，使運(yùn)算單元能高效地完成計(jì)算任務(wù)，從而實(shí)現(xiàn)對(duì)數(shù)據(jù)的變換與輸出。為提高系統(tǒng)性能常采用的并行處理技術(shù)有三類，流水線技術(shù)，陣列處理機(jī)技術(shù)和多處理機(jī)技術(shù)41,42。流水線技術(shù)通過時(shí)間重疊來提高效率，利用了時(shí)間并行性。陣列處理機(jī)用多個(gè)同步工作的算術(shù)邏輯部件來獲得空間并行性。多處理機(jī)系統(tǒng)則通過共享資源的相互作用處理機(jī)來獲得異步并行性。陣列處理機(jī)和多處理機(jī)系統(tǒng)通過多個(gè)處理單元來提高運(yùn)算能力。在濾波器系統(tǒng)中，本文所涉及地AR模型濾波器、小波變換等，其處理單元往往都是乘法累加單元，單元面積都比較大，因此通過陣列處理機(jī)和多處理機(jī)技術(shù)來實(shí)現(xiàn)高性能是不利于單片實(shí)現(xiàn)的。尤其當(dāng)濾波器階數(shù)較高的時(shí)候更是如此。因此，在進(jìn)行算法的結(jié)構(gòu)設(shè)計(jì)時(shí)應(yīng)盡可能利用流水線技術(shù)，而陣列處理機(jī)和多處理機(jī)只能有限制的使用。流水線結(jié)構(gòu)的特點(diǎn)是把整體運(yùn)算劃分為若干部分，各部分在同步時(shí)鐘控制下依次運(yùn)算，從而提高數(shù)據(jù)的吞吐率，提高系統(tǒng)處理能力和硬件利用率。選擇流水線級(jí)數(shù)的一般原則是盡量使流水線內(nèi)部各部分運(yùn)算花費(fèi)時(shí)間均勻，并且盡可能避免裝配流水線時(shí)常遇到的流水線障礙。一般來講，流水線級(jí)數(shù)的增加有利于提高計(jì)算吞吐率，但增加流水線級(jí)數(shù)會(huì)導(dǎo)致系統(tǒng)造價(jià)的提高，并加大系統(tǒng)編程難度。除此以外，引入流水線氣泡的可能性隨之增大。尤其是在迭代算法中，計(jì)算的中間結(jié)果往往是下一步運(yùn)算所必須的，因而引入流水線的氣泡的可能性就更大，使系統(tǒng)資源利用率下降。因此流水線級(jí)數(shù)往往由算法固定的并行性決定。選擇必須折中考慮，級(jí)數(shù)通常不超過6。為了提高系統(tǒng)的性能，應(yīng)盡可能利用算法的并行性，但同時(shí)應(yīng)努力避免硬件代價(jià)的過快增大，因此讀取數(shù)據(jù)時(shí)原始輸入數(shù)據(jù)和濾波器系數(shù)是并行讀入的，而緩存和輸出在時(shí)間上也應(yīng)重疊起來以避免因等待而引入流水線氣泡。27運(yùn)算單元和存儲(chǔ)單元硬件架構(gòu)的安排首先對(duì)運(yùn)算單元進(jìn)行詳細(xì)的分析，比較各種實(shí)現(xiàn)結(jié)構(gòu)的特點(diǎn)，找出合理的解決方案。FPGA內(nèi)部算法包括AR模塊（包括AR白化濾波器和逆白化濾波器）、小波變換模塊（包括小波分解和小波合成）兩大部分。這兩個(gè)部分相對(duì)獨(dú)立，數(shù)據(jù)所需經(jīng)過的運(yùn)算流程如圖24所示AR白化濾波器小波分解小波合成IAR逆白化濾波器圖24FPGA運(yùn)算單元的算法流程圖數(shù)據(jù)處理算法大致可以分成兩個(gè)階段。第一階段，數(shù)據(jù)經(jīng)過AR逆濾波器進(jìn)行中南民族大學(xué)碩士學(xué)位論文17白化處理，然后進(jìn)行多級(jí)小波分解；第二階段，首先進(jìn)行多級(jí)小波合成，然后由IAR濾波器進(jìn)行逆白化處理，即還原處理得到重建的信號(hào)輸出。按待處理數(shù)據(jù)的特點(diǎn)從整體架構(gòu)上進(jìn)行考慮，分為半無限流結(jié)構(gòu)和分幀處理結(jié)構(gòu)兩種方式。半無限流結(jié)構(gòu)指數(shù)據(jù)連續(xù)輸入，每輸入一個(gè)數(shù)據(jù)就處理一個(gè)數(shù)據(jù)，并輸出相應(yīng)結(jié)果。在本應(yīng)用中，電極的采樣頻率是1KHZ，即每毫秒一個(gè)數(shù)據(jù)，對(duì)于FPGA來說，處理級(jí)別是納秒級(jí)，因此如果采用半無限流處理的方式，絕大多數(shù)時(shí)間是在等待數(shù)據(jù)，將會(huì)發(fā)揮不出器件速度上的優(yōu)勢(shì)。而且考慮到DSP部分AR模型參數(shù)提取算法和小波分解系數(shù)濾波算法的特點(diǎn)，都需要有足夠長(zhǎng)的一段數(shù)據(jù)才能處理，因此分幀處理是更合理的處理方式。所謂分幀處理結(jié)構(gòu)，即數(shù)據(jù)按一定的長(zhǎng)度進(jìn)行分段形成一系列的數(shù)據(jù)幀，然后對(duì)每一個(gè)數(shù)據(jù)幀連續(xù)處理。幀內(nèi)數(shù)據(jù)作為一個(gè)整體，幀與幀之間互相獨(dú)立。為了使系統(tǒng)滿足實(shí)時(shí)性要求，必須對(duì)一幀數(shù)據(jù)進(jìn)行處理的同時(shí)，輸出上一幀處理結(jié)果和接受下一幀數(shù)據(jù)。只要完成一幀數(shù)據(jù)變換所需時(shí)間小于一幀數(shù)據(jù)的周期，即可保證對(duì)外部系統(tǒng)的實(shí)時(shí)關(guān)系。這實(shí)際上是利用了流水線的工作原理。如圖25所示，一幀數(shù)據(jù)必須經(jīng)過輸入、變換和輸出三個(gè)階段。為滿足實(shí)時(shí)性，要求數(shù)據(jù)變換所用時(shí)間不超過幀周期即可，這里數(shù)據(jù)的輸入輸出是同步的。為了滿足實(shí)時(shí)性的需求，選擇合適的數(shù)據(jù)幀長(zhǎng)度非常重要。一般幀長(zhǎng)取2的整數(shù)冪?？紤]到我們要處理的信號(hào)特征及利用DSP估計(jì)AR模型參數(shù)的需要，幀長(zhǎng)取512個(gè)采樣，對(duì)應(yīng)的幀周期為512毫秒。因此需要保證完成全部幀處理和輸出的時(shí)間小于此時(shí)間，才能使流水線正常工作。輸入變換輸出輸入變換輸出輸入變換輸出變換輸出輸入變換輸出變換輸出輸入輸入圖25流水線結(jié)構(gòu)示意圖輸入輸出同步的流水線3級(jí)結(jié)構(gòu)如圖25中的左圖所示。其輸入、變換、輸出過程中存在一個(gè)幀周期的延遲。這種較大的延遲不利于提高系統(tǒng)的實(shí)時(shí)性。根據(jù)應(yīng)用場(chǎng)合需要，為此我們改進(jìn)流水線結(jié)構(gòu)，把結(jié)構(gòu)劃分為2級(jí)。如圖25中的右圖所示即輸入、變換加輸出。如此一來減少了系統(tǒng)的延遲，提高了數(shù)據(jù)輸出的速度。但這種情形下數(shù)據(jù)輸出和輸入不再保持同步。271AR模塊的設(shè)計(jì)實(shí)際上AR模塊中濾波器的核心是進(jìn)行固定階數(shù)（7階）的卷積運(yùn)算。數(shù)據(jù)和腦機(jī)接口載波提取算法的FPGA設(shè)計(jì)與實(shí)現(xiàn)18濾波器系數(shù)都要求動(dòng)態(tài)輸入。卷積主要是乘法和加法運(yùn)算，因此每輸出一個(gè)數(shù)據(jù)都要經(jīng)過8次乘法、7次加法運(yùn)算。此時(shí)有兩種實(shí)現(xiàn)方式并行方式和串行方式，分別如圖26的A、B所示，DINDOUTC1C2C3C4C5C6C7C0Z1Z1Z1Z1Z1Z1Z1（A）并行方式結(jié)構(gòu)圖MEMORYDINC（B）串行方式結(jié)構(gòu)圖圖26AR模塊兩種運(yùn)算方式的結(jié)構(gòu)圖并行方式中乘法、加法同步處理的優(yōu)點(diǎn)是處理速度快，但也存在使用乘法器、加法器較多的缺點(diǎn)。雖然串行方式只需要一個(gè)乘法器和一個(gè)加法器即可完成相應(yīng)操作，如圖26中B所示。但需要增加存儲(chǔ)器的開銷。除此以外，由于運(yùn)算采用串行方式，不利于對(duì)實(shí)時(shí)性要求較高的場(chǎng)合?？紤]到STRATIX系列器件的特點(diǎn)即每個(gè)器件都包含一定數(shù)量的DSP模塊，每一STRATIXDSP模塊可提供多達(dá)8個(gè)運(yùn)行在250MHZ的并行乘法器，各功能單元之間有專用的連線，保證了高速處理數(shù)據(jù)的能力，為AR模塊各濾波器選擇并行結(jié)構(gòu)提供了極為便利的硬件平臺(tái)。綜上所述，我們選擇并行結(jié)構(gòu)實(shí)現(xiàn)AR模型濾波器的功能。接下來確定并行處理的等級(jí)。并行性可以分成不同的等級(jí)，而且從不同的角度看，等級(jí)的分法也不一樣。從系統(tǒng)中處理數(shù)據(jù)的角度來劃分，并行性等級(jí)從低到高可以分為以下四種，見圖27所示。中南民族大學(xué)碩士學(xué)位論文19位串字串同時(shí)只對(duì)一個(gè)字的一位進(jìn)行處理。位并字串同時(shí)對(duì)一個(gè)字的全部位進(jìn)行處理。位片串字并同時(shí)對(duì)許多字的同一位稱位片進(jìn)行處理。全并行同時(shí)對(duì)許多字的全部或部分位組進(jìn)行處理。圖27從處理數(shù)據(jù)的角度劃分的并行處理的等級(jí)從處理數(shù)據(jù)的角度劃分的并行處理的等級(jí)，從低到高反應(yīng)了硬件實(shí)現(xiàn)的比例在增大，故其實(shí)現(xiàn)是一個(gè)軟硬件功能分配的問題，常需要折中權(quán)衡，不同等級(jí)的并行處理方案必然導(dǎo)致不同的系統(tǒng)實(shí)現(xiàn)方案。本文所用的并行處理方式屬于最高等級(jí)的全并行方式，設(shè)計(jì)充分利用了FPGA器件豐富的資源，通過占用更多的資源來實(shí)現(xiàn)AR模塊各濾波器的并行結(jié)構(gòu)，即用空間換取較高的處理速度。272小波變換模塊的設(shè)計(jì)小波變換模塊分為小波分解與合成兩部分43,44，其結(jié)構(gòu)如圖28所示。本系統(tǒng)必須完成小波的多尺度分析，要求對(duì)小波變換級(jí)數(shù)能動(dòng)態(tài)地進(jìn)行調(diào)整。HZGZHZGZXNYN分解合成圖28小波變換結(jié)構(gòu)原理圖直接按照小波變換算法的結(jié)構(gòu)進(jìn)行系統(tǒng)結(jié)構(gòu)設(shè)計(jì)將需要大量的濾波器，實(shí)現(xiàn)每個(gè)濾波器都需要大量的邏輯單元，當(dāng)小波變換級(jí)數(shù)較高時(shí)，耗費(fèi)的硬件資源將會(huì)急劇增長(zhǎng)，甚至難以在現(xiàn)有的器件上實(shí)現(xiàn)。另一方面，小波變換的級(jí)數(shù)必須能夠動(dòng)態(tài)的進(jìn)行調(diào)整，若采用固定變換級(jí)數(shù)結(jié)構(gòu)的方式實(shí)現(xiàn)小波變換，將無法實(shí)現(xiàn)多分辨率分析的設(shè)計(jì)目的。常用的解決方法是，采用折疊結(jié)構(gòu)來解決濾波器數(shù)量腦機(jī)接口載波提取算法的FPGA設(shè)計(jì)與實(shí)現(xiàn)20的問題，從而只用一組完整的濾波器來完成多級(jí)運(yùn)算。但是過去由于受器件資源所限，所以這種結(jié)構(gòu)不適于高階濾波器。同時(shí)對(duì)小波函數(shù)的選擇也有一定限制，因?yàn)闉V波器的復(fù)雜度和小波函數(shù)直接相關(guān)，小波函數(shù)的支集越長(zhǎng)，則對(duì)應(yīng)的濾波器階數(shù)越高，從而處理單元的復(fù)雜度越高。以上原因造成小波變換以單片或片上單元形式實(shí)現(xiàn)上的困難?，F(xiàn)在，隨著FPGA器件的快速發(fā)展，器件的資源和性能都有了極大的提高，為單片形式實(shí)現(xiàn)小波變換算法設(shè)計(jì)提供了新的選擇。小波變換的折疊結(jié)構(gòu)，是利用資源重復(fù)使用來節(jié)省系統(tǒng)開銷，因?yàn)樗举|(zhì)上是串行結(jié)構(gòu)，所以必然會(huì)造成處理速度的下降，不過現(xiàn)在器件主頻的提高，能夠彌補(bǔ)這些速度上的損失。此外，需要增加額外的存儲(chǔ)資源的開銷，來緩存數(shù)據(jù)和中間結(jié)果。但是STRATIX系列器件都提供了大量的存儲(chǔ)資源，這些存儲(chǔ)資源不占用器件的邏輯單元，因此設(shè)計(jì)中充分利用這些存儲(chǔ)資源，節(jié)省寶貴的邏輯單元資源。圖29所示為采用折疊結(jié)構(gòu)的多級(jí)小波分解與合成的實(shí)現(xiàn)框圖。MEMHGMEMMEMHGMEM圖29多級(jí)小波分解與小波合成的結(jié)構(gòu)框圖圖29中左圖為小波分解的框圖，單級(jí)小波分解包括一個(gè)低通濾波器H，和一個(gè)高通濾波器G。輸入信號(hào)經(jīng)過H濾波器得到小波分解系數(shù)的低頻分量，即近似分量。輸入信號(hào)經(jīng)過G濾波器得到小波分解系數(shù)的高頻分量，即細(xì)節(jié)分量。細(xì)節(jié)分量包含了需要提取的突變信號(hào)成分和大量噪聲，細(xì)節(jié)分量是需要進(jìn)入下一個(gè)處理過程進(jìn)行消噪或提取處理的。多級(jí)小波分解，實(shí)際上是對(duì)得到的近似分量繼續(xù)進(jìn)行H、G濾波，最終得到多個(gè)細(xì)節(jié)分量和一個(gè)近似分量。因此，在小波分解運(yùn)算單元加入低頻分量存儲(chǔ)器和高頻分量存儲(chǔ)器，用來保存輸入數(shù)據(jù)和變換結(jié)果。工作流程為將輸入信號(hào)存入低頻分量存儲(chǔ)器，然后開始第一級(jí)小波分解，將分解后的低頻分量重新寫入低頻分量存儲(chǔ)器，將高頻分量寫入高頻分量存儲(chǔ)器；繼續(xù)下一級(jí)分解，同時(shí)向外部輸出高頻分量。為了提高小波分解運(yùn)算單元的工作速度，并節(jié)省存儲(chǔ)資源，采用雙端口RAM來作存儲(chǔ)器。雙端口RAM的特點(diǎn)是，能夠同時(shí)進(jìn)行讀寫操作，讀寫能以不同的時(shí)鐘頻率工作，非常適合做不同時(shí)鐘頻率區(qū)域的接口，起到數(shù)據(jù)緩沖的作用。用在此處，在低頻分量存儲(chǔ)器未寫滿時(shí)就開始讀取數(shù)據(jù)進(jìn)行運(yùn)算，在高頻分量存儲(chǔ)器未寫滿時(shí)就向外部發(fā)送數(shù)據(jù)，這種處理方式可以有效的節(jié)省等待時(shí)間，提高處理速度。中南民族大學(xué)碩士學(xué)位論文21圖29中右圖為小波合成的框圖，單級(jí)小波合成包含一個(gè)低通逆濾波器H（B樣條小波變換的低通逆濾波器H與低通濾波器H的濾波器系數(shù)是相同的，設(shè)計(jì)結(jié)構(gòu)也是完全一樣的，所以下文中均以H濾波器表示），一個(gè)高通逆濾波器G，以及一個(gè)加法器。工作流程為小波分解后的低頻分量送入低頻分量存儲(chǔ)器，外部輸入的處理后的高頻分量送入高頻分量存儲(chǔ)器，分別進(jìn)行H和G濾波處理，把變換結(jié)果求和后送入低頻分量存儲(chǔ)器；然后與新輸入的高頻分量進(jìn)行下一級(jí)的合成，重復(fù)進(jìn)行，直到本幀數(shù)據(jù)完成相應(yīng)級(jí)數(shù)的變換。與小波分解過程類似，此時(shí)的高頻分量和低頻分量存儲(chǔ)器也采用雙端口RAM的結(jié)構(gòu)形式。273存儲(chǔ)單元的設(shè)計(jì)確定了上述運(yùn)算單元的結(jié)構(gòu)方案之后，可以進(jìn)一步確定存儲(chǔ)單元的設(shè)計(jì)方案。本文采用分幀處理的結(jié)構(gòu)，每幀數(shù)據(jù)512個(gè)點(diǎn)，輸入、輸出數(shù)據(jù)采用8位的字長(zhǎng)，AR模型系數(shù)也采用8位字長(zhǎng)。存儲(chǔ)器包括數(shù)據(jù)存儲(chǔ)器、AR模型系數(shù)存儲(chǔ)器、控制參數(shù)存儲(chǔ)器。數(shù)據(jù)存儲(chǔ)器主要作用是保存輸入數(shù)據(jù)、中間處理結(jié)果、最終輸出數(shù)據(jù)。AR模型系數(shù)存儲(chǔ)器是用來存儲(chǔ)AR模塊的系數(shù)參數(shù)。控制參數(shù)存儲(chǔ)器是保存系統(tǒng)中需要用到的控制信息，如變換級(jí)數(shù)。進(jìn)一步對(duì)各子運(yùn)算單元所需存儲(chǔ)器細(xì)分可知，AR模塊各濾波器需要一個(gè)輸入數(shù)據(jù)存儲(chǔ)器，一個(gè)系數(shù)存儲(chǔ)器，一個(gè)輸出數(shù)據(jù)存儲(chǔ)器；小波分解時(shí)需要一個(gè)低頻分量輸入存儲(chǔ)器，一個(gè)高頻分量輸出數(shù)據(jù)存儲(chǔ)器；小波合成時(shí)需要一個(gè)高頻分量輸入存儲(chǔ)器，一個(gè)低頻分量輸入存儲(chǔ)器?？紤]到，AR白化濾波器的輸出數(shù)據(jù)存儲(chǔ)器可以同時(shí)作為小波分解低頻分量輸入存儲(chǔ)器，小波合成低頻分量輸入數(shù)據(jù)存儲(chǔ)器可以同時(shí)作為IAR逆白化濾波器時(shí)的輸入數(shù)據(jù)存儲(chǔ)器。因此共需要6個(gè)數(shù)據(jù)存儲(chǔ)器，每個(gè)數(shù)據(jù)存儲(chǔ)器大小為5128位。因?yàn)锳R模型階數(shù)為7，所以AR模型系數(shù)存儲(chǔ)器大小為88位?？刂茀?shù)存儲(chǔ)器，可以保存變換級(jí)數(shù)和其他選擇信息，分配58位就已足夠。因此共需要65128885824680位存儲(chǔ)空間。對(duì)于STRATIX系列器件，均含有大量RAM資源，最少的EP1S10器件共有920448位RAM，這些RAM已足夠滿足本設(shè)計(jì)需要并提供了擴(kuò)展空間。28設(shè)計(jì)中的一些注意問題和原則281數(shù)據(jù)類型和表示方法在用硬件實(shí)現(xiàn)算法時(shí)，數(shù)字的表示方法是一個(gè)很關(guān)鍵的問題。一般情況下，定點(diǎn)數(shù)的實(shí)現(xiàn)方式具有更高的速度和更低的成本，浮點(diǎn)數(shù)則具有更高的動(dòng)態(tài)范圍，且不需要換算，這對(duì)較復(fù)雜的算法更有優(yōu)勢(shì)。腦機(jī)接口載波提取算法的FPGA設(shè)計(jì)與實(shí)現(xiàn)22本文中采用定點(diǎn)數(shù)的方式，因?yàn)樗惴ńY(jié)構(gòu)相對(duì)簡(jiǎn)單和數(shù)值范圍變化小。所有數(shù)據(jù)、AR濾波器系數(shù)均以二進(jìn)制補(bǔ)碼的形式表示。輸入、輸出數(shù)據(jù)均為8位，1位符號(hào)位，7位整數(shù)位，可以表示128127之間的所有整數(shù)。AR濾波器系數(shù)一般為純小數(shù)，也為8位，1位符號(hào)位，7位小數(shù)位，可以表示0992187509921875之間的小數(shù)，步長(zhǎng)00078125。在AR模塊各濾波器內(nèi)部，涉及到8位數(shù)據(jù)與8位系數(shù)的乘積，因此結(jié)果被擴(kuò)展為16位，包括兩個(gè)符號(hào)位，7個(gè)整數(shù)位，7個(gè)小數(shù)位。在累加求和中，基本不會(huì)發(fā)生溢出，因此不再添加保護(hù)位進(jìn)行擴(kuò)展。為了和外部單元接口一致，輸出時(shí)對(duì)變換結(jié)果進(jìn)行處理，仍保持7位整數(shù)位和一位符號(hào)位。在小波分解和合成模塊內(nèi)部，由于已知B樣條小波的濾波器系數(shù)，需要根據(jù)具體的情況決定字長(zhǎng)。中間計(jì)算過程相應(yīng)的需要擴(kuò)展字長(zhǎng)才能保證精度，在乘積、累加時(shí)一般不發(fā)生溢出，取輸入數(shù)據(jù)和濾波器系數(shù)字長(zhǎng)之和來表示即可。所有的濾波器系數(shù)，都用最優(yōu)CSD碼表示45，即轉(zhuǎn)化為2的冪級(jí)數(shù)的和的形式，在硬件實(shí)現(xiàn)的時(shí)候，將用移位器來代替乘法器，加快運(yùn)算時(shí)間和節(jié)省資源。282邊界效應(yīng)的處理無論是AR模塊還是小波變換模塊，其核心都是卷積運(yùn)算。數(shù)據(jù)關(guān)系復(fù)雜程度隨著濾波器階數(shù)增加而增加，由于采用分幀處理，在兩個(gè)邊界會(huì)產(chǎn)生截?cái)?，造成較大的誤差，這就是邊界效應(yīng)。一般用軟件方式實(shí)現(xiàn)算法時(shí)，可以對(duì)數(shù)據(jù)進(jìn)行各種方式的延拓來解決邊界效應(yīng)；但在用硬件方式實(shí)現(xiàn)時(shí)，為了簡(jiǎn)化結(jié)構(gòu)，對(duì)信號(hào)的邊界常采用補(bǔ)零方式處理。一般情況下，補(bǔ)零方式誤差較大，影響幀的兩個(gè)邊界的處理結(jié)果的準(zhǔn)確性。本文中，在運(yùn)算模塊設(shè)計(jì)時(shí)，采用輸出滯后輸入若干時(shí)鐘周期的方式，對(duì)于數(shù)據(jù)幀頭，采用周期延拓的方式處理邊界效應(yīng)；對(duì)于數(shù)據(jù)幀尾，則采用補(bǔ)零方式處理。283時(shí)鐘的處理在現(xiàn)代的集成電路芯片中，隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大，一個(gè)系統(tǒng)中往往含有數(shù)個(gè)時(shí)鐘。多時(shí)鐘域帶來的一個(gè)問題就是，如何設(shè)計(jì)不同時(shí)鐘頻率區(qū)域之間的接口電路。本系統(tǒng)中，充分發(fā)揮雙口RAM的特點(diǎn)，解決不同時(shí)鐘頻率區(qū)域的接口匹配問題，是解決這個(gè)問題的一種簡(jiǎn)便、快捷的方案。中南民族大學(xué)碩士學(xué)位論文23284設(shè)計(jì)中的原則采用單獨(dú)編寫VHDL代碼文本生成功能模塊，和調(diào)用系統(tǒng)模塊、由模塊向?qū)晒δ軉卧嘟Y(jié)合的原則進(jìn)行設(shè)計(jì)。既可以保證設(shè)計(jì)的自主性、靈活性，根據(jù)具體的需求量身定做；又可以發(fā)揮系統(tǒng)已有的IP核的優(yōu)勢(shì)，快速生成所需的功能單元，減少工作量。一般系統(tǒng)中的IP核都是通用核46,47，考慮了滿足多種應(yīng)用的需要，所以存在較大的冗余度，對(duì)特定的應(yīng)用會(huì)造成資源浪費(fèi)。手工編寫的IP核，都是針對(duì)具體的情形，最大程度減少了這種冗余，但通用性差。所以把兩種設(shè)計(jì)方法結(jié)合起來，發(fā)揮兩者的優(yōu)勢(shì)。系統(tǒng)的性能取決于系統(tǒng)結(jié)構(gòu)的構(gòu)造和編碼風(fēng)格。首先，充分理解VHDL是一種硬件描述語(yǔ)言，不要用寫軟件的方法去寫FPGA程序，它是一種并行的程序。其次，不要只靠通過提高器件的速度等級(jí)來使設(shè)計(jì)的系統(tǒng)達(dá)到處理速度要求，而應(yīng)優(yōu)先考慮改變?cè)O(shè)計(jì)構(gòu)架和程序代碼的編排來提高系統(tǒng)速度。腦機(jī)接口載波提取算法的FPGA設(shè)計(jì)與實(shí)現(xiàn)24第3章設(shè)計(jì)實(shí)現(xiàn)FPGA由三部分組成可編程邏輯單元陣列塊（CLB）、可編程輸入/輸出單元陣列（IOB）、以及互連資源。其良好的可編程性，使得硬件的功能可以象軟件一樣通過編程來實(shí)現(xiàn)。這種稱為“軟”硬件的全新的系統(tǒng)設(shè)計(jì)概念，使新一代的電子系統(tǒng)具有極強(qiáng)的靈活性和適應(yīng)性，它不僅使電子系統(tǒng)的設(shè)計(jì)和開發(fā)以及產(chǎn)品性能的改進(jìn)和擴(kuò)充變得十分簡(jiǎn)易和方便，而且使電子系統(tǒng)具有適應(yīng)多功能性的能力，為實(shí)現(xiàn)許多復(fù)雜的信號(hào)處理和信息加工提供新的思路和方法。設(shè)計(jì)采用自頂向下的方法，整個(gè)設(shè)計(jì)流程是一個(gè)輸入、實(shí)現(xiàn)、驗(yàn)證的遞歸過程，直到實(shí)現(xiàn)的設(shè)計(jì)正確及完整。在成熟的代碼寫入器件前，都是脫離硬件的，EDA環(huán)境中集成有各種器件的庫(kù)，代替實(shí)際器件工作。并且由于器件可以多次編程，在電路級(jí)調(diào)試設(shè)計(jì)時(shí)不會(huì)因某種錯(cuò)誤而損壞器件。31頂層模塊的設(shè)計(jì)與實(shí)現(xiàn)I/OMEM1MEM2ARMEM3MEM4I/O小波分解I/OMEM5MEM6小波合成IARMEM7I/O圖31FPGA頂層模塊的系統(tǒng)架構(gòu)圖根據(jù)第二章中進(jìn)行的方案分析，建立如圖31所示的系統(tǒng)頂層框架?？招募^表示數(shù)據(jù)或系數(shù)的流向，實(shí)箭頭表示控制信號(hào)的方向?？刂菩盘?hào)主要由讀寫地址產(chǎn)生器、狀態(tài)機(jī)產(chǎn)生。MEM17（MEM2除外）是512字節(jié)的雙端口數(shù)據(jù)存儲(chǔ)器，它可以同時(shí)以不同的時(shí)鐘頻率分別進(jìn)行讀寫，起到連接