中南民族大學碩士學位論文1題目腦機接口載波提取算法的FPGA設計與實現(xiàn)作者焦曉軍導師陳亞光教授學位碩士學校中南民族大學時間2005摘要選擇適當?shù)男盘柗治龇椒◤哪X電記錄中提取用戶的信息和命令，是改進腦計算機接口通信速率的方法之一。因此，我們構(gòu)建了一個基于自回歸模型和小波變換多分辨分析的誘發(fā)電位單次提取的算法。但該算法計算復雜度較高，BCI系統(tǒng)的數(shù)據(jù)量較大，僅靠軟件實現(xiàn)往往難以滿足實時性的需求，為此我們提出來基于FPGA的BCI載波提取算法實現(xiàn)方式。實時信號處理系統(tǒng)中，底層的信號處理算法計算量大，對處理速度的要求高，但運算結(jié)構(gòu)相對比較簡單，適于用進行硬件實現(xiàn)。高層處理算法的特點是所處理的數(shù)據(jù)量較低層算法少，但算法的控制結(jié)構(gòu)復雜，適于用尋址方式靈活、通信機制強大的芯片來實現(xiàn)。對系統(tǒng)綜合分析后，我們提出了選用DSP和FPGA相結(jié)合、構(gòu)建實現(xiàn)BCI接口載波提取算法硬件平臺的這一設計方案。根據(jù)上述技術(shù)方案對算法進行分解后，提出了具體的硬件體系結(jié)構(gòu)。結(jié)構(gòu)中腦機接口載波提取算法的FPGA設計與實現(xiàn)2充分利用了流水線處理模式，發(fā)揮了雙端口RAM器件的優(yōu)勢，以保證數(shù)據(jù)處理的高速、高效性。隨后按照自頂向下的設計方法，通過對算法的特點進行分析，把算法劃分為不同的功能子模塊，包括接口單元、存儲單元、運算單元、控制單元等。分別對子模塊進行了設計實現(xiàn)。設計過程中，利用了VHDL語言的結(jié)構(gòu)嚴謹、表達清晰的特點，用高層次的描述語言直接去構(gòu)造最底層的硬件邏輯結(jié)構(gòu)；又充分利用模塊化的設計，發(fā)揮了可重用技術(shù)的優(yōu)點，使設計層次分明、硬件結(jié)構(gòu)簡潔明了。最后利用集成EDA工具QUARTUSII40，結(jié)合ALTERA公司的STRATIX系列芯片，完成了FPGA開發(fā)的全過程。實驗結(jié)果表明，本文所設計系統(tǒng)能夠完成基于自回歸模型和小波變換多分辨分析的BCI載波的單次提取算法。較好地解決了BCI信號處理中實時性的需求。關(guān)鍵詞腦機接口；小波變換；AR模型；FPGA；VHDL；EDA中南民族大學碩士學位論文3ABSTRACTAMETHODOFIMPROVINGINFORMATIONTRANSFERRATESOFBCIISTOSELECTANAPPROPRIATESIGNALPROCESSINGALGORITHMTOEXTRACTTHEUSERSMESSAGESANDCOMMANDSFROMHISELECTROENCEPHALOGRAPHEEGTHENWEDEVELOPANALGORITHMOFESTIMATIONERPFROMARECORDWITHTHESTATISTICALLYINDEPENDENTBACKGROUNDEEGNOISEBASEDONAUTOREGRESSIVEMODELANDWAVELETMULTIRESOLUTIONANALYSISBUTTHEALGORITHMHAVEHIGHCOMPUTATIONALCOMPLEXITYANDTHEAMOUNTOFDATAFROMSCALPTOBEPROCESSEDISLARGE,ITISDIFFICULTTOIMPLEMENTTHEALGORITHMINREALTIMEONLYBYSOFTWAREACHIEVEMENTSOWEPUTFORWARDTHEMETHODOFEXTRACTIONTHEBCICARRIEROFCOMMUNICATIONBASEDONFPGAINOURCASE,THELOWLEVELSIGNALSPROCESSINGPROCEDUREWITHTHECHARACTERISTICOFHIGHCOMPUTATIONLOADBUTRELATIVELYSIMPLECOMPUTATIONALCOMPLEXITY,ISFITTOBEIMPLEMENTEDBYHARDWARETHEHIGHLEVELPROCESSINGPROCEDUREWITHLOWCOMPUTATIONLOADBUTCOMPUTATIONALCOMPLEXITYHIGH,ISFITTOBEIMPLEMENTEDBYDSPSO,WEBRINGFORWARDADESIGNPROJECTTOCONSTRUCTTHEHARDWAREPLATFORMCOMBINEDDSPWITHFPGAFOREXTRACTIONOFBCICARRIEROFCOMMUNICATIONACCORDINGTOTHISPROJECT,WEDEVELOPEDAHARDWARESYSTEMSTRUCTUREAIMEDATTHISIDIOGRAPHICAPPLICATIONINTHISSTRUCTUREWETAKEFULLADVANTAGEOFWATERLINEPROCESSINGMODEANDDUALPORTRAMSTOENSUREDATAPROCESSINGWITHHIGHSPEEDANDHIGHEFFICIENCYSUBSEQUENTLYWEADOPTTHETOPDOWNDESIGNMETHOD,ANDDIVIDETHEALGORITHMINTOSEVERALDIFFERENTFUNCTIONMODULES,INCLUDESINTERFACEBLOCK,MEMORYBLOCK,OPERATIONBLCOK,CONTROLBLOCK,ANDSOONTHENDESIGNANDACHIEVETHEMODULESRESPECTIVELYUSINGTHEHIGHLEVELDESCRIPTIONLANGUAGEVHDLFINALLYBYMEANSOFTHEINTEGRATEDEDATOOLQUARTUSII40ANDCOMBINETHESTRATIXDEVICE,WECOMPLETETHEDESIGNEXPERIMENTRESULTSSHOWEDTHAT,THISSYSTEMCANACHIEVESINGLETRIALERPEXTRACTIONFORBRAINCOMPUTERINTERFACESINREALTIMEKEYWORDSBCI；WAVELETTRANSFORM；ARMODEL；FPGA；VHDL；EDA腦機接口載波提取算法的FPGA設計與實現(xiàn)6第1章緒論11研究背景與現(xiàn)狀111腦機接口技術(shù)的最新進展直接用大腦思維活動的信號與外界進行通信，是人類追求的目標。近十年來，國際上許多實驗室一直在探索大腦計算機接口BRAINCOMPUTERINTERFACE,BCI技術(shù)15。預計，這種全新的通信技術(shù)能夠用于輔助控制交通工具、武器和其它系統(tǒng)2，包括為那些神經(jīng)肌肉受損，不能使用常規(guī)通信手段的患者提供和外界進行交流的方法。為此，目前各國有許多研究小組專門從事這方面的研究工作，美國國立衛(wèi)生研究所NATIONALINSTITUTESOFHEALTH,NIH和美國國防部高級計劃署ADVANCEDRESEARCHPROJECTSAGENCY,APRA，也對這個生物醫(yī)學工程的新項目給予了特殊的支持2。自上世紀90年代末以來，在美國“人類腦計劃”的資金支持下，BCI的研究逐漸成為熱點。NATURE雜志2000年刊載了題為“REALBRAINSFORREALROBOTS”的文章,報道了從猴子大腦皮層獲取的神經(jīng)信號，實時控制千里之外的一個機器人，實現(xiàn)了“MONKEYTHINK,ROBOTDO”。近年來，BCI研究在質(zhì)和量兩個方面都有了迅速增長，1995年只有不到6個研究小組，至2000年研究小組的數(shù)量已超出了20個。2002年美國國防部高級研究計劃署（DARPA）出于軍事目的投入了巨資，從而興起了一個腦機接口研究的高潮?，F(xiàn)在世界各地已有近百個研究小組專門從事該領(lǐng)域的研究工作。1999年，美國NIH在紐約發(fā)起了首屆關(guān)于BCI技術(shù)的國際會議，50位來自多個國家代表22個小組的研究者參與了會議。此次會議回顧了BCI研究歷程及現(xiàn)狀，定義了BCI研究和應用的基本目的，明確和強調(diào)了關(guān)鍵的技術(shù)問題，考慮了研究規(guī)程和評估方法標準，標志著這一熱點領(lǐng)域的形成。隨著DARPA的介入，該領(lǐng)域的研究不斷升溫，吸引了全世界眾多的研究小組參與其中。2002年6月在同一地點又舉行了第二次BCI的國際會議。92位來自美國、加拿大、歐洲和中國代表38個不同研究小組的研究者參與了會議。這次大會的主題定為“MOVINGBEYONDDEMONSTRATIONS（超越演示）”。2003年3月，IEEE生物醫(yī)學工程學會舉行的首屆神經(jīng)工程國際會議，與腦機接口有關(guān)的論文竟達一半以上。各種新技術(shù)、新方法層出不窮，朝實用化方向全面推進。在我國，2003年10月在無錫召開的中國生物醫(yī)學工程學會電子學分會會議上，許多與會者對此領(lǐng)域表示了極大的興趣，紛紛投入此熱點領(lǐng)域的研究之中南民族大學碩士學位論文7中。腦計算機接口BCI，是一個不依賴外周神經(jīng)和肌肉組織等通常大腦輸出通道的通信系統(tǒng)。經(jīng)過幾年的努力，人們已經(jīng)在實驗室構(gòu)建了一些不同的BCI系統(tǒng)613，這些系統(tǒng)使用來自頭皮的EEGELECTROENCEPHALOGRAPH信號或來自大腦皮質(zhì)單個神經(jīng)元的信號。他們嘗試利用這些系統(tǒng)去控制光標運動、選擇字母或圖標、運行某個神經(jīng)補償裝置、操縱飛行模擬器等。這是一些激動人心的進展，具有很大的理論意義和應用前景。BCI系統(tǒng)的通信帶寬是相當?shù)偷模谧詈玫那闆r下只能提供每分鐘525比特的速率1，遠不能滿足正常的需求。速度和準確性的提高取決于信號處理、翻譯算法和用戶訓練方面的改進。這些改進依賴于各學科間合作的增強，如神經(jīng)科學家、工程師、計算機程序師、心理學家、康復專家，取決于用于評估的客觀方法的廣泛應用。112本課題的引出本課題是國家自然科學基金項目“腦計算機接口的新構(gòu)思與新技術(shù)的研究”的一個組成部分。為了便于分析，首先簡介一下項目的主要思想，然后討論本文打算解決的問題。1121項目總體介紹本項目擬構(gòu)建一個新穎的BCI系統(tǒng)，該系統(tǒng)讓被試觀察呈現(xiàn)在計算機屏幕上的由36個字符構(gòu)成的虛擬鍵盤，采用模擬人類自然閱讀的誘發(fā)模式，大腦自主地進行選擇性輸入。系統(tǒng)工作過程中，用戶注視虛擬鍵盤上不同的字符時，從頭皮檢測到的從事選擇活動直接相關(guān)的認知信號的時域分布則不同，經(jīng)計算機自動識別后，確定被試所選定的字符對象，最終使被試的意愿在屏幕上以英文句子的形式顯示出來，完成人類大腦和計算機之間的通信。系統(tǒng)結(jié)構(gòu)如圖11所示信號采集與無線發(fā)送裝置信號無線接收裝置便攜計算機圖11腦計算機接口的系統(tǒng)構(gòu)成腦機接口載波提取算法的FPGA設計與實現(xiàn)8它包括ERP采集和無線發(fā)送裝置，該裝置用于獲得來自頭皮的ERP電位，經(jīng)量化編碼后以無線的方式傳送出去。作為配套設施，我們擬開發(fā)一個無線接收裝置接收這些數(shù)據(jù)并將其送到一個便攜式計算機中，該計算機的主要任務為在屏幕上為用戶構(gòu)建一個特殊的虛擬鍵盤；工作過程中提供模擬人類自然閱讀的誘發(fā)模式并提取ERP信號；根據(jù)所得到的ERP信號和編解碼方案進行解碼，從而確定被試所選擇的字符；由選定的字符組成英文句子，在屏幕上表述被試的意愿。其主要研究內(nèi)容如下腦計算機通信載波的選取選擇適當?shù)腅EG成分作為腦計算機通信的載波是至關(guān)重要的問題。本研究中，擬使用我們在國家自然科學基金資助下研究成功的一種新技術(shù)14采用模擬人類自然閱讀誘發(fā)模式所得到的ERP成分作為通信的載體。采用模擬自然閱讀的誘發(fā)模式有兩個優(yōu)點第一它能抑制大腦產(chǎn)生外源性成分（誘發(fā)噪聲），作業(yè)過程中從頭皮檢測到的ERP信號具有較高的信噪比，使得ERP成分的提取變得容易，提高了通信得可靠性；第二，每一次誘發(fā)作業(yè)中，ERP成分均伴隨目標字出現(xiàn)，避免了常規(guī)模式下為產(chǎn)生P300而添加的大量冗余作業(yè)，提高了通信的速率。構(gòu)建虛擬鍵盤為了使BCI系統(tǒng)能夠完成較復雜的通信任務，還必須解決在多個對象中選定特定對象的問題。為此，我們擬在計算機屏幕上構(gòu)建了一個虛擬鍵盤，該鍵盤和一般虛擬鍵盤不同，它的每個鍵粒由鍵名和一個小視窗組成。如圖12所示圖12虛擬鍵盤示意圖該鍵盤由36個鍵粒構(gòu)成。鍵粒的上半部標注有代表該鍵名稱的字符，下半部是一個小視窗。系統(tǒng)運行時，帶有指定顏色標記的一組符號串以模擬自然閱讀的方式，按一定時間間隔先后平移通過每個小窗視。使用者只需凝視目標字符鍵下中南民族大學碩士學位論文9部的小視窗，并從中搜索特定標記。當特定的標記移過被試注視的小視窗時，將在被試頭皮檢測到對應的ERP成分。編碼方式事實上在作業(yè)過程中，有36個鍵粒供用戶選擇，必須能夠判定用戶當前所選擇的是哪一個鍵粒。為此，我們?yōu)槊總€鍵粒構(gòu)建一個特定的誘發(fā)符號串，該符號串可以在各自小視窗中勻速移動，不同鍵粒所對應的誘發(fā)符號串的差別在于，目標符號在符號串中所處的位置不同。因此，帶有目標符號的誘發(fā)符號串在各自的視窗中同時勻速移動時，目標符號進入小視窗的時間也不同。通信過程中，被試注視不同的鍵粒，該對象所對應的認知信號特征（P200），將在EEG記錄的不同時段呈現(xiàn)。這樣，通信任務就簡化成了探測該信號的時域分布，被試打算通信的字符將由該信號在EEG中所處的時段不同而確定。圖13表明了虛擬鍵盤上A、B、C三個鍵粒所對應的誘發(fā)字串。圖中深色豎線表示各目標符號中的紅色識別標記，由于它們所處的幾何位置不同，在其對應鍵粒的小視窗下同時移動時，紅色識別標記出現(xiàn)的時間也不同，依次相差100毫秒。圖14為被試分別注視虛擬鍵盤中A、B、C三個鍵粒時，在頭皮FZ處所得到的各自P200成分。我們把鍵粒A的目標符號移入其小視窗的時刻定為計時零點，則B、C兩鍵粒的對應的目標符號移入B、C小視窗的時刻相對于A鍵粒依次延遲100毫秒和200毫秒。圖14A、圖14B、圖14C表示了被試注視不同鍵粒時采集到的ERP成分，它們在時段上依次相差100毫秒,這樣我們就可根據(jù)P200的時間分布確定被試所選擇的字母圖13A、B、C鍵粒對應誘發(fā)字串示例圖14被試分別注視A、B、C鍵粒時所對應的ERP成分1122本文的主要任務選擇適當?shù)男盘柗治龇椒?425從腦電記錄中提取用戶的信息和命令，是改進腦計算機接口通信速率的方法之一。BCI系統(tǒng)進行信號分析地目的是為了最大限度地提高攜帶用戶信息和命令的EEG的信噪比（SNR），要達到這個目的，必須考慮噪聲源的性質(zhì)26，噪聲有非神腦機接口載波提取算法的FPGA設計與實現(xiàn)10經(jīng)源（如眼動、肌電、60HZ工頻噪聲），和神經(jīng)源噪聲（除了那些對通信有意義的其它EEG信號）當噪聲的特征在頻率、時段、幅度和所希望得到的信號相似時，噪聲的檢測和識別是最大的問題。在我們的系統(tǒng)中，來自頭皮的ERP實驗記錄包括自發(fā)腦電、肌電及各種環(huán)境噪聲。對信號影響最大的是自發(fā)腦電EEG噪聲，其幅度遠大于誘發(fā)響應信號，且其頻率和時段與作為通信載波的ERP成分交疊，利用常規(guī)的濾波算法難以將其消除。因此，如何從強背景噪聲中提取與BCI通信作業(yè)有關(guān)的ERP信號是首先要解決的問題。小波變換是ERP提取的另一種常用方法2738。算法從多個尺度和細節(jié)對信號進行考察，對信號的時域和頻域的局部性質(zhì)進行分析和處理。它是建立在信號與噪聲的小波變換模極大值在不同尺度下的傳播行為不同的基礎(chǔ)上的。信號的小波變換模極大值隨尺度的減小而減小，噪聲正好相反。但自發(fā)腦電噪聲的分布是非高斯性的，不能直接用多尺度小波分析方法確定其局部奇異性，因此，需要首先為EEG噪聲建立一個適當?shù)哪Ｐ停员銓ζ溥M行白化預處理。對于描述EEG的活動，自回歸AR模型參數(shù)估計是一個有用的方法，并可以證明它對于BCI應用的價值1012。為此，本課題組提出了一個基于自回歸模型和小波變換多分辨分析的誘發(fā)電位單次提取的算法。算法的處理流程是，先在記錄中采集一段與作業(yè)無關(guān)的自發(fā)腦電噪聲，計算出適合于該噪聲的AR模型參數(shù)，構(gòu)成白化濾波器，使得ERP記錄通過該濾波器后有色的自發(fā)腦電噪聲變?yōu)榘自肼?。然后基于信號與噪聲有不同的局部奇異性、小波變換模極大值在不同尺度下有不同傳播行為的原則，進行消噪，去掉由噪聲產(chǎn)生的模極大值點及其模極大值小波域，保留信號的奇異性。最后對信號進行重構(gòu)和還原處理，得到去噪后的近似誘發(fā)電位?，F(xiàn)在的問題是在我們的處理過程中，每次作業(yè)記錄長度為36秒，為了判別被試所選擇的具體目標，需要將來自頭皮的實驗數(shù)據(jù)間隔100毫秒進行部分重疊的分段，每段時程為1秒，然后對所有數(shù)據(jù)段分別進行處理。由此可以看出，每次作業(yè)后，需要處理的數(shù)據(jù)量是很大的。為了滿足實時性的要求，我們還必須設計一個適當?shù)膶崿F(xiàn)方式。方案一是依靠通用計算機及特定的程序完成相應信號處理算法，具有實現(xiàn)簡單，參數(shù)調(diào)整方便等優(yōu)點，但在我們的系統(tǒng)中運算的速度難以滿足實時性的要求。方案之二是選擇大規(guī)?；虺笠?guī)模集成的微處理器，包含數(shù)字信號處理器（DSP）來完成信號處理算法39，將使運算的速度較通用計算機有較大的提高。它們依靠執(zhí)行不同的軟件程序，幾乎可以完成任意種類的系統(tǒng)功能，因此在電子系統(tǒng)中獲得了廣泛使用。但正因為它們是依靠軟件工作的器件，導致其工作處理速度受到限制，在工作速度有較高要求的場合，仍不能獲得令人滿意的結(jié)果。隨著電子設備及IC芯片設計的不斷復雜化和計算機技術(shù)的發(fā)展，人們已開始中南民族大學碩士學位論文11利用計算機的高速運算特性與邏輯分析能力，在電子設計領(lǐng)域進行僅靠人工將難以完成的例如VLSI器件或復雜電子系統(tǒng)的設計、分析工作，由此誕生了一門新興的EDA（電子設計自動化）技術(shù)。這是一門綜合了現(xiàn)代電子與計算機技術(shù)的最新研究成果，即以計算機為工作平臺對電子線路或系統(tǒng)進行自動化設計與應用的計算機輔助設計技術(shù)。EDA正在逐步取代人工進行復雜電子系統(tǒng)或VLSI器件的設計、分析與仿真過程，成為設計、研制、應用現(xiàn)代定制或半定制ASIC器件必不可少的技術(shù)基礎(chǔ)。目前EDA技術(shù)已開始進入第四個發(fā)展階段，各種設計軟件日益齊全，CPLD和FPGA器件的集成越來越高，F(xiàn)PGA器件已經(jīng)達到300萬門和200MHZ。較復雜的算法可以在單片F(xiàn)PGA芯片實現(xiàn)。其運算速度遠遠超過了DSP。例如，對于1024點的FFT運算，采用TI54X系列的DSP作為處理器，100MIPS的處理能力，從輸入到輸出需要03MS；采用100MHZ的FPGA，僅需要幾個周期的延遲，即幾十NS后就可得到輸出。軟件方案的延遲是硬件方案的1000倍以上，顯然硬件方案的效率高很多。當數(shù)據(jù)量增大或算法更加復雜時，硬件方案的效率優(yōu)勢將更加顯著。但是硬件方案效率的提高是以增加資源為代價的，有時甚至會超過器件本身所能提供的資源。對系統(tǒng)綜合分析后，我們提出了選用DSP和FPGA相結(jié)合、構(gòu)建實現(xiàn)BCI接口載波提取算法硬件平臺的這一設計方案。即實現(xiàn)基于自回歸模型和小波變換多分辨率分析的誘發(fā)電位單次提取的算法時，把AR模型的參數(shù)識別等結(jié)構(gòu)復雜的算法用DSP去實現(xiàn)，將數(shù)據(jù)量大、運算結(jié)構(gòu)相對簡單的算法用FPGA芯片設計的專用硬件實現(xiàn)，以滿足實時性的需求。12本文內(nèi)容安排具體結(jié)構(gòu)安排如下第二章研究算法的構(gòu)架設計和方案確定，主要分析FPGA設計所要達到的要求指標，經(jīng)過對算法合理分解，提出了新的硬件架構(gòu)，及工作流程，確定了設計方案。并介紹了設計所采用的硬件平臺及軟件平臺。第三章進行可編程邏輯芯片的具體設計實現(xiàn)，主要從各個子模塊入手，詳細講述了接口單元、存儲單元、運算單元、控制單元的具體實現(xiàn)過程。第四章是系統(tǒng)的仿真和驗證。簡單介紹了仿真的目的和方法，分別對設計子模塊進行了時序仿真和功能驗證，與MATLAB的仿真結(jié)果進行了比較。最后是結(jié)論和展望。腦機接口載波提取算法的FPGA設計與實現(xiàn)12第2章設計方案21腦機接口系統(tǒng)算法的分解與劃分實時信號處理系統(tǒng)中，底層的信號預處理算法處理的數(shù)據(jù)量大，對處理速度的要求高，但運算結(jié)構(gòu)相對比較簡單，適于用進行硬件實現(xiàn)。高層處理算法的特點是所處理的數(shù)據(jù)量較低層算法少，但算法的控制結(jié)構(gòu)復雜，適于用尋址方式靈活、通信機制強大的芯片來實現(xiàn)。在本文中，誘發(fā)腦電信號提取算法的流程如圖21所示預處理多尺度小波分析去噪信號重構(gòu)腦電記錄去噪信號圖21腦電信號處理的流程圖其中，預處理部分主要解決自發(fā)腦電噪聲的白化處理。首先根據(jù)一段與作業(yè)無關(guān)的自發(fā)腦電信號進行AR模型參數(shù)識別，然后利用得到的模型參數(shù)構(gòu)造白化濾波器，對全部腦電記錄進行白化濾波，為隨后的小波去噪打下基礎(chǔ)。信號重構(gòu)包括小波合成，逆白化濾波。經(jīng)過分析可知，AR模型參數(shù)計算以及去噪部分計算量小，但是控制復雜。因此這部分由DSP采用軟件實現(xiàn)。而白化濾波、小波分解、小波合成、逆白化濾波部分算法結(jié)構(gòu)簡單，計算量大，采用FPGA實現(xiàn)。本文主要討論相關(guān)算法的FPGA實現(xiàn)。22基于FPGA實現(xiàn)相關(guān)算法的總體設計目標總體設計目標有以下7個方面組成1能夠?qū)崿F(xiàn)預期的算法功能，即實現(xiàn)對數(shù)據(jù)的白化濾波、小波分解與合成、逆白化濾波等功能。2在應用過程中，信號的采樣頻率較低，而FPGA處理數(shù)據(jù)的時鐘頻率很高，因此需要進行適當?shù)臄?shù)據(jù)存儲，匹配FPGA內(nèi)部與外部工作頻率的差異。3數(shù)據(jù)是一定時間段長的信號，所以設計對象除了能對一定長度的數(shù)據(jù)段進行處理外，還必須提供良好的接口，以便與外部進行數(shù)據(jù)交換。4考慮不同的情況對運算結(jié)果的分辨率要求不同，相應的處理過程也會不同，要求系統(tǒng)能夠由輸入?yún)?shù)進行控制，滿足不同變換級數(shù)的需要。但級數(shù)不超過6級。中南民族大學碩士學位論文135AR模型參數(shù)是隨具體樣本不同而變化的，系統(tǒng)必須根據(jù)這種變化調(diào)整濾波器的系數(shù)，隨時響應參數(shù)的改變。6AR模型選擇固定的7階。7系統(tǒng)以單片或片上單元的形式實現(xiàn)。23硬件平臺選擇可編程邏輯器件FPGA作為硬件平臺。FPGA器件可以通過系統(tǒng)內(nèi)部的重新配置來改變邏輯功能，這個能力賦予系統(tǒng)設計者一個新的自由度，即硬件的功能可以通過軟件改變，使得更新或修改設計變得十分容易。采用動態(tài)新配置的方法，使FPGA在不同的時間執(zhí)行不同的功能。利用更新配置邏輯實現(xiàn)系統(tǒng)的自診斷，產(chǎn)生適應不同運行環(huán)境的能力。另外，利用可重新配置的FPGA器件能夠簡化硬件的設計和診斷，縮短了產(chǎn)品的上市時間。本文采用ALTERA公司的STRATIX系列器件，具體型號及資源見附錄B。該系列器件主要特點包括1高性能體系STRATIX系列器件的新結(jié)構(gòu)采用了DITRECTDRIVETM技術(shù)和快速連續(xù)MULTITRACKTM互聯(lián)技術(shù)。MULTITRACKTM互聯(lián)技術(shù)可以根據(jù)走線不同長度進行優(yōu)化，改善內(nèi)部模塊之間的互聯(lián)性能。DIRECTDRIVETM技術(shù)保證片內(nèi)所有的函數(shù)可以直接連接使用同一布線資源。這兩種技術(shù)與QUARTUSII20以上版本軟件提供的LOGICLOCKTM功能相結(jié)合，便于進行模塊化設計，簡化了系統(tǒng)集成。STRATIX系統(tǒng)器件片內(nèi)的全局和本地時鐘資源提供了多達40個獨立的系統(tǒng)時鐘，有利于實現(xiàn)最豐富的系統(tǒng)性能；全新的布線結(jié)構(gòu)，分為三種長度的行列布線，在保證延時可預測的同時，增加了布線的靈活性。2大容量存儲資源STRATIX器件中的TRIMATRIX存儲結(jié)構(gòu)具有高達10MBIT的RAM和高達12TBPS的峰值存儲帶；有三種不同的嵌入存儲模塊類型，它們都具有混合寬度和混合時鐘模式嵌入移位寄存器功能，可用于多種不同的場合。3高帶寬DSP模塊STRATIXDSP模塊包括硬件乘法器、加法器、減法器、累加器和流水線寄存器。各個功能單元之間有專用的走線，具有針對STRATIX器件內(nèi)部大量存儲器的專用存儲器結(jié)構(gòu)接口，因此通過優(yōu)化設計，DSP模塊可提供高達20GMACS的DSP性能，并且具有盡可能小的布線擁塞。24軟件平臺采用QUARTUSII40軟件平臺。這是一個集成的EDA工具，可以完成整個集成電路設計過程中的所有工作，包括設計輸入、仿真、綜合、布線、下載等，其開發(fā)流程如圖22所示。最新版本支持ALTERA公司的全系列的產(chǎn)品。腦機接口載波提取算法的FPGA設計與實現(xiàn)14為了提高設計效率，優(yōu)化設計結(jié)果，很多廠家還提供了很多專業(yè)軟件，用以配合芯片廠家提供的工具進行更高效率的設計。最常見的組合是同時使用專業(yè)HDL邏輯綜合軟件和集成開發(fā)工具。當前所流行的HDL語言中當數(shù)VHDL和VERILOG，但是考慮到VHDL語言設計技術(shù)齊全、方法靈活、支持廣泛，其系統(tǒng)硬件描述能力強，高層次的行為描述和低層次的RTL描述和結(jié)構(gòu)描述的混合使用的便捷，以及其設計編程可與工藝無關(guān)和作為IEEE的工業(yè)標準易于共享和復用等特點，因此采用VHDL語言來進行設計。行為級描述行為級優(yōu)化，仿真以及向RTL級描述轉(zhuǎn)化選定工藝庫，確定約束條件，完成邏輯綜合與邏輯優(yōu)化門級仿真與測試生成布局布線與參數(shù)提取后仿真向器件加載代碼圖22EDA軟件QUARTUSII40的設計流程25設計方法1采用自頂向下的設計方法。從系統(tǒng)總體要求出發(fā)，自上至下的逐步將設計內(nèi)容細化，然后完成系統(tǒng)硬件的整體設計。在現(xiàn)今電子系統(tǒng)的規(guī)模和功能日趨復雜的情況下，這種設計方法已被人們廣泛采用。自頂向下正向設計流程包括如下幾個方面根據(jù)功能要求進行系統(tǒng)設計構(gòu)建整體框圖；將系統(tǒng)按功能細分，劃分子系統(tǒng)模塊；進行邏輯設計；根據(jù)邏輯圖或功能模塊進行電路設計；由電路圖設計版圖或形成網(wǎng)格表；最后進行工藝設計。2IP（INTELLECTUALPROPERTY）核重用的方法40。IP核模塊有行為（BEHAVIOR）、結(jié)構(gòu)（STRUCTURE）和物理（PHYSICAL）三級不同程度的設計。對應描述功能行為的不同分為三類即軟核（SOFTIPCORE）、完成結(jié)構(gòu)描述的固核（FIRMIPCORE）和基于物理描述并經(jīng)過工藝驗證的硬核（HARDIPCORE）。設計中，采用了IP核重用的方中南民族大學碩士學位論文15法，可以有效降低工作量、節(jié)省開發(fā)時間。3利用VHDL語言在較高的層次完成設計輸入，然后經(jīng)EDA工具進行綜合、適配，形成網(wǎng)格表文件，即可下載到具體FPGA器件工作。VHDL的設計方法的主要優(yōu)點可歸納為如下幾點VHDL具有功能強大的語言結(jié)構(gòu)，可讀性強，可用明確的代碼描述復雜的控制邏輯設計，并且具有多層次的設計描述功能，支持設計庫和可重復使用的元件的生成。VHDL允許設計者不依賴于器件，具有相對的獨立性。同一設計描述，可以采用多種不同器件結(jié)構(gòu)來實現(xiàn)其功能。若需對設計進行資源利用和性能方面的優(yōu)化，也并不是要求設計者非常熟悉器件的結(jié)構(gòu)，從而可以集中精力從事設計構(gòu)思?？梢浦残詮?。VHDL的設計描述可以被不同的EDA工具支持，可以在不同的仿真工具、綜合工具、工作平臺上執(zhí)行。用VHDL語言編寫的源程序便于文檔管理，和設計結(jié)果的交流、保存、重用。26FPGA內(nèi)部功能單元的劃分按照設計目標，把FPGA內(nèi)部分為四個子功能模塊即接口單元、存儲單元、運算單元、控制單元，如圖23所示接口單元存儲單元運算單元控制單元圖23FPGA內(nèi)部功能單元的劃分框圖接口單元用于完成數(shù)據(jù)的輸入輸出以及數(shù)據(jù)的切換。控制單元用于控制各部分的時序和對數(shù)據(jù)的讀寫操作，它們的電路形式不具備規(guī)則性，因具體結(jié)構(gòu)而定。存儲單元用于存儲外部輸入的數(shù)據(jù)、參數(shù)和運算單元產(chǎn)生的中間結(jié)果。運算單元負責對數(shù)據(jù)進行運算處理。一個完整的系統(tǒng)架構(gòu)均具有以上四個單元，但各種硬件架構(gòu)的主要區(qū)別在于腦機接口載波提取算法的FPGA設計與實現(xiàn)16對存儲單元和運算單元的設計和安排。其設計目標是，通過對數(shù)據(jù)的合理調(diào)度和安排，使運算單元能高效地完成計算任務，從而實現(xiàn)對數(shù)據(jù)的變換與輸出。為提高系統(tǒng)性能常采用的并行處理技術(shù)有三類，流水線技術(shù)，陣列處理機技術(shù)和多處理機技術(shù)41,42。流水線技術(shù)通過時間重疊來提高效率，利用了時間并行性。陣列處理機用多個同步工作的算術(shù)邏輯部件來獲得空間并行性。多處理機系統(tǒng)則通過共享資源的相互作用處理機來獲得異步并行性。陣列處理機和多處理機系統(tǒng)通過多個處理單元來提高運算能力。在濾波器系統(tǒng)中，本文所涉及地AR模型濾波器、小波變換等，其處理單元往往都是乘法累加單元，單元面積都比較大，因此通過陣列處理機和多處理機技術(shù)來實現(xiàn)高性能是不利于單片實現(xiàn)的。尤其當濾波器階數(shù)較高的時候更是如此。因此，在進行算法的結(jié)構(gòu)設計時應盡可能利用流水線技術(shù)，而陣列處理機和多處理機只能有限制的使用。流水線結(jié)構(gòu)的特點是把整體運算劃分為若干部分，各部分在同步時鐘控制下依次運算，從而提高數(shù)據(jù)的吞吐率，提高系統(tǒng)處理能力和硬件利用率。選擇流水線級數(shù)的一般原則是盡量使流水線內(nèi)部各部分運算花費時間均勻，并且盡可能避免裝配流水線時常遇到的流水線障礙。一般來講，流水線級數(shù)的增加有利于提高計算吞吐率，但增加流水線級數(shù)會導致系統(tǒng)造價的提高，并加大系統(tǒng)編程難度。除此以外，引入流水線氣泡的可能性隨之增大。尤其是在迭代算法中，計算的中間結(jié)果往往是下一步運算所必須的，因而引入流水線的氣泡的可能性就更大，使系統(tǒng)資源利用率下降。因此流水線級數(shù)往往由算法固定的并行性決定。選擇必須折中考慮，級數(shù)通常不超過6。為了提高系統(tǒng)的性能，應盡可能利用算法的并行性，但同時應努力避免硬件代價的過快增大，因此讀取數(shù)據(jù)時原始輸入數(shù)據(jù)和濾波器系數(shù)是并行讀入的，而緩存和輸出在時間上也應重疊起來以避免因等待而引入流水線氣泡。27運算單元和存儲單元硬件架構(gòu)的安排首先對運算單元進行詳細的分析，比較各種實現(xiàn)結(jié)構(gòu)的特點，找出合理的解決方案。FPGA內(nèi)部算法包括AR模塊（包括AR白化濾波器和逆白化濾波器）、小波變換模塊（包括小波分解和小波合成）兩大部分。這兩個部分相對獨立，數(shù)據(jù)所需經(jīng)過的運算流程如圖24所示AR白化濾波器小波分解小波合成IAR逆白化濾波器圖24FPGA運算單元的算法流程圖數(shù)據(jù)處理算法大致可以分成兩個階段。第一階段，數(shù)據(jù)經(jīng)過AR逆濾波器進行中南民族大學碩士學位論文17白化處理，然后進行多級小波分解；第二階段，首先進行多級小波合成，然后由IAR濾波器進行逆白化處理，即還原處理得到重建的信號輸出。按待處理數(shù)據(jù)的特點從整體架構(gòu)上進行考慮，分為半無限流結(jié)構(gòu)和分幀處理結(jié)構(gòu)兩種方式。半無限流結(jié)構(gòu)指數(shù)據(jù)連續(xù)輸入，每輸入一個數(shù)據(jù)就處理一個數(shù)據(jù)，并輸出相應結(jié)果。在本應用中，電極的采樣頻率是1KHZ，即每毫秒一個數(shù)據(jù)，對于FPGA來說，處理級別是納秒級，因此如果采用半無限流處理的方式，絕大多數(shù)時間是在等待數(shù)據(jù)，將會發(fā)揮不出器件速度上的優(yōu)勢。而且考慮到DSP部分AR模型參數(shù)提取算法和小波分解系數(shù)濾波算法的特點，都需要有足夠長的一段數(shù)據(jù)才能處理，因此分幀處理是更合理的處理方式。所謂分幀處理結(jié)構(gòu)，即數(shù)據(jù)按一定的長度進行分段形成一系列的數(shù)據(jù)幀，然后對每一個數(shù)據(jù)幀連續(xù)處理。幀內(nèi)數(shù)據(jù)作為一個整體，幀與幀之間互相獨立。為了使系統(tǒng)滿足實時性要求，必須對一幀數(shù)據(jù)進行處理的同時，輸出上一幀處理結(jié)果和接受下一幀數(shù)據(jù)。只要完成一幀數(shù)據(jù)變換所需時間小于一幀數(shù)據(jù)的周期，即可保證對外部系統(tǒng)的實時關(guān)系。這實際上是利用了流水線的工作原理。如圖25所示，一幀數(shù)據(jù)必須經(jīng)過輸入、變換和輸出三個階段。為滿足實時性，要求數(shù)據(jù)變換所用時間不超過幀周期即可，這里數(shù)據(jù)的輸入輸出是同步的。為了滿足實時性的需求，選擇合適的數(shù)據(jù)幀長度非常重要。一般幀長取2的整數(shù)冪?？紤]到我們要處理的信號特征及利用DSP估計AR模型參數(shù)的需要，幀長取512個采樣，對應的幀周期為512毫秒。因此需要保證完成全部幀處理和輸出的時間小于此時間，才能使流水線正常工作。輸入變換輸出輸入變換輸出輸入變換輸出變換輸出輸入變換輸出變換輸出輸入輸入圖25流水線結(jié)構(gòu)示意圖輸入輸出同步的流水線3級結(jié)構(gòu)如圖25中的左圖所示。其輸入、變換、輸出過程中存在一個幀周期的延遲。這種較大的延遲不利于提高系統(tǒng)的實時性。根據(jù)應用場合需要，為此我們改進流水線結(jié)構(gòu)，把結(jié)構(gòu)劃分為2級。如圖25中的右圖所示即輸入、變換加輸出。如此一來減少了系統(tǒng)的延遲，提高了數(shù)據(jù)輸出的速度。但這種情形下數(shù)據(jù)輸出和輸入不再保持同步。271AR模塊的設計實際上AR模塊中濾波器的核心是進行固定階數(shù)（7階）的卷積運算。數(shù)據(jù)和腦機接口載波提取算法的FPGA設計與實現(xiàn)18濾波器系數(shù)都要求動態(tài)輸入。卷積主要是乘法和加法運算，因此每輸出一個數(shù)據(jù)都要經(jīng)過8次乘法、7次加法運算。此時有兩種實現(xiàn)方式并行方式和串行方式，分別如圖26的A、B所示，DINDOUTC1C2C3C4C5C6C7C0Z1Z1Z1Z1Z1Z1Z1（A）并行方式結(jié)構(gòu)圖MEMORYDINC（B）串行方式結(jié)構(gòu)圖圖26AR模塊兩種運算方式的結(jié)構(gòu)圖并行方式中乘法、加法同步處理的優(yōu)點是處理速度快，但也存在使用乘法器、加法器較多的缺點。雖然串行方式只需要一個乘法器和一個加法器即可完成相應操作，如圖26中B所示。但需要增加存儲器的開銷。除此以外，由于運算采用串行方式，不利于對實時性要求較高的場合?？紤]到STRATIX系列器件的特點即每個器件都包含一定數(shù)量的DSP模塊，每一STRATIXDSP模塊可提供多達8個運行在250MHZ的并行乘法器，各功能單元之間有專用的連線，保證了高速處理數(shù)據(jù)的能力，為AR模塊各濾波器選擇并行結(jié)構(gòu)提供了極為便利的硬件平臺。綜上所述，我們選擇并行結(jié)構(gòu)實現(xiàn)AR模型濾波器的功能。接下來確定并行處理的等級。并行性可以分成不同的等級，而且從不同的角度看，等級的分法也不一樣。從系統(tǒng)中處理數(shù)據(jù)的角度來劃分，并行性等級從低到高可以分為以下四種，見圖27所示。中南民族大學碩士學位論文19位串字串同時只對一個字的一位進行處理。位并字串同時對一個字的全部位進行處理。位片串字并同時對許多字的同一位稱位片進行處理。全并行同時對許多字的全部或部分位組進行處理。圖27從處理數(shù)據(jù)的角度劃分的并行處理的等級從處理數(shù)據(jù)的角度劃分的并行處理的等級，從低到高反應了硬件實現(xiàn)的比例在增大，故其實現(xiàn)是一個軟硬件功能分配的問題，常需要折中權(quán)衡，不同等級的并行處理方案必然導致不同的系統(tǒng)實現(xiàn)方案。本文所用的并行處理方式屬于最高等級的全并行方式，設計充分利用了FPGA器件豐富的資源，通過占用更多的資源來實現(xiàn)AR模塊各濾波器的并行結(jié)構(gòu)，即用空間換取較高的處理速度。272小波變換模塊的設計小波變換模塊分為小波分解與合成兩部分43,44，其結(jié)構(gòu)如圖28所示。本系統(tǒng)必須完成小波的多尺度分析，要求對小波變換級數(shù)能動態(tài)地進行調(diào)整。HZGZHZGZXNYN分解合成圖28小波變換結(jié)構(gòu)原理圖直接按照小波變換算法的結(jié)構(gòu)進行系統(tǒng)結(jié)構(gòu)設計將需要大量的濾波器，實現(xiàn)每個濾波器都需要大量的邏輯單元，當小波變換級數(shù)較高時，耗費的硬件資源將會急劇增長，甚至難以在現(xiàn)有的器件上實現(xiàn)。另一方面，小波變換的級數(shù)必須能夠動態(tài)的進行調(diào)整，若采用固定變換級數(shù)結(jié)構(gòu)的方式實現(xiàn)小波變換，將無法實現(xiàn)多分辨率分析的設計目的。常用的解決方法是，采用折疊結(jié)構(gòu)來解決濾波器數(shù)量腦機接口載波提取算法的FPGA設計與實現(xiàn)20的問題，從而只用一組完整的濾波器來完成多級運算。但是過去由于受器件資源所限，所以這種結(jié)構(gòu)不適于高階濾波器。同時對小波函數(shù)的選擇也有一定限制，因為濾波器的復雜度和小波函數(shù)直接相關(guān)，小波函數(shù)的支集越長，則對應的濾波器階數(shù)越高，從而處理單元的復雜度越高。以上原因造成小波變換以單片或片上單元形式實現(xiàn)上的困難?，F(xiàn)在，隨著FPGA器件的快速發(fā)展，器件的資源和性能都有了極大的提高，為單片形式實現(xiàn)小波變換算法設計提供了新的選擇。小波變換的折疊結(jié)構(gòu)，是利用資源重復使用來節(jié)省系統(tǒng)開銷，因為它本質(zhì)上是串行結(jié)構(gòu)，所以必然會造成處理速度的下降，不過現(xiàn)在器件主頻的提高，能夠彌補這些速度上的損失。此外，需要增加額外的存儲資源的開銷，來緩存數(shù)據(jù)和中間結(jié)果。但是STRATIX系列器件都提供了大量的存儲資源，這些存儲資源不占用器件的邏輯單元，因此設計中充分利用這些存儲資源，節(jié)省寶貴的邏輯單元資源。圖29所示為采用折疊結(jié)構(gòu)的多級小波分解與合成的實現(xiàn)框圖。MEMHGMEMMEMHGMEM圖29多級小波分解與小波合成的結(jié)構(gòu)框圖圖29中左圖為小波分解的框圖，單級小波分解包括一個低通濾波器H，和一個高通濾波器G。輸入信號經(jīng)過H濾波器得到小波分解系數(shù)的低頻分量，即近似分量。輸入信號經(jīng)過G濾波器得到小波分解系數(shù)的高頻分量，即細節(jié)分量。細節(jié)分量包含了需要提取的突變信號成分和大量噪聲，細節(jié)分量是需要進入下一個處理過程進行消噪或提取處理的。多級小波分解，實際上是對得到的近似分量繼續(xù)進行H、G濾波，最終得到多個細節(jié)分量和一個近似分量。因此，在小波分解運算單元加入低頻分量存儲器和高頻分量存儲器，用來保存輸入數(shù)據(jù)和變換結(jié)果。工作流程為將輸入信號存入低頻分量存儲器，然后開始第一級小波分解，將分解后的低頻分量重新寫入低頻分量存儲器，將高頻分量寫入高頻分量存儲器；繼續(xù)下一級分解，同時向外部輸出高頻分量。為了提高小波分解運算單元的工作速度，并節(jié)省存儲資源，采用雙端口RAM來作存儲器。雙端口RAM的特點是，能夠同時進行讀寫操作，讀寫能以不同的時鐘頻率工作，非常適合做不同時鐘頻率區(qū)域的接口，起到數(shù)據(jù)緩沖的作用。用在此處，在低頻分量存儲器未寫滿時就開始讀取數(shù)據(jù)進行運算，在高頻分量存儲器未寫滿時就向外部發(fā)送數(shù)據(jù)，這種處理方式可以有效的節(jié)省等待時間，提高處理速度。中南民族大學碩士學位論文21圖29中右圖為小波合成的框圖，單級小波合成包含一個低通逆濾波器H（B樣條小波變換的低通逆濾波器H與低通濾波器H的濾波器系數(shù)是相同的，設計結(jié)構(gòu)也是完全一樣的，所以下文中均以H濾波器表示），一個高通逆濾波器G，以及一個加法器。工作流程為小波分解后的低頻分量送入低頻分量存儲器，外部輸入的處理后的高頻分量送入高頻分量存儲器，分別進行H和G濾波處理，把變換結(jié)果求和后送入低頻分量存儲器；然后與新輸入的高頻分量進行下一級的合成，重復進行，直到本幀數(shù)據(jù)完成相應級數(shù)的變換。與小波分解過程類似，此時的高頻分量和低頻分量存儲器也采用雙端口RAM的結(jié)構(gòu)形式。273存儲單元的設計確定了上述運算單元的結(jié)構(gòu)方案之后，可以進一步確定存儲單元的設計方案。本文采用分幀處理的結(jié)構(gòu)，每幀數(shù)據(jù)512個點，輸入、輸出數(shù)據(jù)采用8位的字長，AR模型系數(shù)也采用8位字長。存儲器包括數(shù)據(jù)存儲器、AR模型系數(shù)存儲器、控制參數(shù)存儲器。數(shù)據(jù)存儲器主要作用是保存輸入數(shù)據(jù)、中間處理結(jié)果、最終輸出數(shù)據(jù)。AR模型系數(shù)存儲器是用來存儲AR模塊的系數(shù)參數(shù)?？刂茀?shù)存儲器是保存系統(tǒng)中需要用到的控制信息，如變換級數(shù)。進一步對各子運算單元所需存儲器細分可知，AR模塊各濾波器需要一個輸入數(shù)據(jù)存儲器，一個系數(shù)存儲器，一個輸出數(shù)據(jù)存儲器；小波分解時需要一個低頻分量輸入存儲器，一個高頻分量輸出數(shù)據(jù)存儲器；小波合成時需要一個高頻分量輸入存儲器，一個低頻分量輸入存儲器?？紤]到，AR白化濾波器的輸出數(shù)據(jù)存儲器可以同時作為小波分解低頻分量輸入存儲器，小波合成低頻分量輸入數(shù)據(jù)存儲器可以同時作為IAR逆白化濾波器時的輸入數(shù)據(jù)存儲器。因此共需要6個數(shù)據(jù)存儲器，每個數(shù)據(jù)存儲器大小為5128位。因為AR模型階數(shù)為7，所以AR模型系數(shù)存儲器大小為88位?？刂茀?shù)存儲器，可以保存變換級數(shù)和其他選擇信息，分配58位就已足夠。因此共需要65128885824680位存儲空間。對于STRATIX系列器件，均含有大量RAM資源，最少的EP1S10器件共有920448位RAM，這些RAM已足夠滿足本設計需要并提供了擴展空間。28設計中的一些注意問題和原則281數(shù)據(jù)類型和表示方法在用硬件實現(xiàn)算法時，數(shù)字的表示方法是一個很關(guān)鍵的問題。一般情況下，定點數(shù)的實現(xiàn)方式具有更高的速度和更低的成本，浮點數(shù)則具有更高的動態(tài)范圍，且不需要換算，這對較復雜的算法更有優(yōu)勢。腦機接口載波提取算法的FPGA設計與實現(xiàn)22本文中采用定點數(shù)的方式，因為算法結(jié)構(gòu)相對簡單和數(shù)值范圍變化小。所有數(shù)據(jù)、AR濾波器系數(shù)均以二進制補碼的形式表示。輸入、輸出數(shù)據(jù)均為8位，1位符號位，7位整數(shù)位，可以表示128127之間的所有整數(shù)。AR濾波器系數(shù)一般為純小數(shù)，也為8位，1位符號位，7位小數(shù)位，可以表示0992187509921875之間的小數(shù)，步長00078125。在AR模塊各濾波器內(nèi)部，涉及到8位數(shù)據(jù)與8位系數(shù)的乘積，因此結(jié)果被擴展為16位，包括兩個符號位，7個整數(shù)位，7個小數(shù)位。在累加求和中，基本不會發(fā)生溢出，因此不再添加保護位進行擴展。為了和外部單元接口一致，輸出時對變換結(jié)果進行處理，仍保持7位整數(shù)位和一位符號位。在小波分解和合成模塊內(nèi)部，由于已知B樣條小波的濾波器系數(shù)，需要根據(jù)具體的情況決定字長。中間計算過程相應的需要擴展字長才能保證精度，在乘積、累加時一般不發(fā)生溢出，取輸入數(shù)據(jù)和濾波器系數(shù)字長之和來表示即可。所有的濾波器系數(shù)，都用最優(yōu)CSD碼表示45，即轉(zhuǎn)化為2的冪級數(shù)的和的形式，在硬件實現(xiàn)的時候，將用移位器來代替乘法器，加快運算時間和節(jié)省資源。282邊界效應的處理無論是AR模塊還是小波變換模塊，其核心都是卷積運算。數(shù)據(jù)關(guān)系復雜程度隨著濾波器階數(shù)增加而增加，由于采用分幀處理，在兩個邊界會產(chǎn)生截斷，造成較大的誤差，這就是邊界效應。一般用軟件方式實現(xiàn)算法時，可以對數(shù)據(jù)進行各種方式的延拓來解決邊界效應；但在用硬件方式實現(xiàn)時，為了簡化結(jié)構(gòu)，對信號的邊界常采用補零方式處理。一般情況下，補零方式誤差較大，影響幀的兩個邊界的處理結(jié)果的準確性。本文中，在運算模塊設計時，采用輸出滯后輸入若干時鐘周期的方式，對于數(shù)據(jù)幀頭，采用周期延拓的方式處理邊界效應；對于數(shù)據(jù)幀尾，則采用補零方式處理。283時鐘的處理在現(xiàn)代的集成電路芯片中，隨著設計規(guī)模的不斷擴大，一個系統(tǒng)中往往含有數(shù)個時鐘。多時鐘域帶來的一個問題就是，如何設計不同時鐘頻率區(qū)域之間的接口電路。本系統(tǒng)中，充分發(fā)揮雙口RAM的特點，解決不同時鐘頻率區(qū)域的接口匹配問題，是解決這個問題的一種簡便、快捷的方案。中南民族大學碩士學位論文23284設計中的原則采用單獨編寫VHDL代碼文本生成功能模塊，和調(diào)用系統(tǒng)模塊、由模塊向?qū)晒δ軉卧嘟Y(jié)合的原則進行設計。既可以保證設計的自主性、靈活性，根據(jù)具體的需求量身定做；又可以發(fā)揮系統(tǒng)已有的IP核的優(yōu)勢，快速生成所需的功能單元，減少工作量。一般系統(tǒng)中的IP核都是通用核46,47，考慮了滿足多種應用的需要，所以存在較大的冗余度，對特定的應用會造成資源浪費。手工編寫的IP核，都是針對具體的情形，最大程度減少了這種冗余，但通用性差。所以把兩種設計方法結(jié)合起來，發(fā)揮兩者的優(yōu)勢。系統(tǒng)的性能取決于系統(tǒng)結(jié)構(gòu)的構(gòu)造和編碼風格。首先，充分理解VHDL是一種硬件描述語言，不要用寫軟件的方法去寫FPGA程序，它是一種并行的程序。其次，不要只靠通過提高器件的速度等級來使設計的系統(tǒng)達到處理速度要求，而應優(yōu)先考慮改變設計構(gòu)架和程序代碼的編排來提高系統(tǒng)速度。腦機接口載波提取算法的FPGA設計與實現(xiàn)24第3章設計實現(xiàn)FPGA由三部分組成可編程邏輯單元陣列塊（CLB）、可編程輸入/輸出單元陣列（IOB）、以及互連資源。其良好的可編程性，使得硬件的功能可以象軟件一樣通過編程來實現(xiàn)。這種稱為“軟”硬件的全新的系統(tǒng)設計概念，使新一代的電子系統(tǒng)具有極強的靈活性和適應性，它不僅使電子系統(tǒng)的設計和開發(fā)以及產(chǎn)品性能的改進和擴充變得十分簡易和方便，而且使電子系統(tǒng)具有適應多功能性的能力，為實現(xiàn)許多復雜的信號處理和信息加工提供新的思路和方法。設計采用自頂向下的方法，整個設計流程是一個輸入、實現(xiàn)、驗證的遞歸過程，直到實現(xiàn)的設計正確及完整。在成熟的代碼寫入器件前，都是脫離硬件的，EDA環(huán)境中集成有各種器件的庫，代替實際器件工作。并且由于器件可以多次編程，在電路級調(diào)試設計時不會因某種錯誤而損壞器件。31頂層模塊的設計與實現(xiàn)I/OMEM1MEM2ARMEM3MEM4I/O小波分解I/OMEM5MEM6小波合成IARMEM7I/O圖31FPGA頂層模塊的系統(tǒng)架構(gòu)圖根據(jù)第二章中進行的方案分析，建立如圖31所示的系統(tǒng)頂層框架?？招募^表示數(shù)據(jù)或系數(shù)的流向，實箭頭表示控制信號的方向。控制信號主要由讀寫地址產(chǎn)生器、狀態(tài)機產(chǎn)生。MEM17（MEM2除外）是512字節(jié)的雙端口數(shù)據(jù)存儲器，它可以同時以不同的時鐘頻率分別進行讀寫，起到連接